計算機(jī)組成原理ppt課件-資料下載頁
2025-01-20 00:06本頁面
【正文】 制 、 規(guī)模不大 ， 使用并不廣泛 ?可編程陣列邏輯 PAL（ Programmable Array Logic） – 或陣列固定 、 與陣列可編程 – 簡化了制造工藝 、 速度提高 、 成本降低 ?通用陣列邏輯 GAL（ Generic Array Logic） – 用戶可定義每個輸出的結(jié)構(gòu)和功能 – 功能更強(qiáng) ， 使用更靈活 ， 應(yīng)用更廣泛 第 3章 數(shù)字邏輯基礎(chǔ) 復(fù)雜可編程邏輯器件 CPLD（ Complex PLD） ?將類似于 GAL的電路作為其一個基本單元 ?通過可編程開關(guān)實(shí)現(xiàn)基本單元之間的相互連接 ?基本單元 – 可編程的與陣列和或陣列構(gòu)成組合邏輯 – 觸發(fā)器實(shí)現(xiàn)時序邏輯 – 但寄存器資源相對較少 – 適合設(shè)計組合邏輯較多的電路 ?可編程開關(guān) – 采用電擦除可編程只讀存儲器 EEPROM技術(shù) – 編程后能夠保持不變 第 3章 數(shù)字邏輯基礎(chǔ) CPLD結(jié)構(gòu) G A L 模塊 IO模塊 互連線路 G A L 模塊 IO模塊 IO模塊 G A L 模塊 G A L 模塊 IO模塊 第 3章 數(shù)字邏輯基礎(chǔ) 現(xiàn)場可編程門陣列 FPGA ?有大量基本單元 、 且通過可編程開關(guān)互連 ?基本單元不同于 CPLD – 組合邏輯部分基于查找表 LUT結(jié)構(gòu) – 寄存器資源相對豐富 – 適合設(shè)計時序邏輯較多的電路 ?可編程開關(guān) – 把編程信息存儲在靜態(tài)隨機(jī)訪問存儲器 SRAM單元 – 必須在通電之后立即向 SRAM加載編程信息 FPGA（ Field Programmable Gate Array） 第 3章 數(shù)字邏輯基礎(chǔ) FPGA結(jié)構(gòu) I / O 模塊 I/O模塊 I / O 模塊 I/O模塊 第 3章 數(shù)字邏輯基礎(chǔ) 電子設(shè)計自動化 EDA ?現(xiàn)代電子設(shè)計方法和實(shí)現(xiàn)手段 ?以硬件描述語言 HDL表達(dá)設(shè)計意圖 ?采用 EDA工具作為軟件開發(fā)環(huán)境 ?基于 GAL、 CPLD、 FPGA等器件 ?利用計算機(jī)輔助設(shè)計實(shí)現(xiàn)硬件設(shè)計軟件化 EDA（ Electronic Design Automation） PLD器件的廣泛應(yīng)用 完善的開發(fā)環(huán)境 集成電路設(shè)計規(guī)模的增大 第 3章 數(shù)字邏輯基礎(chǔ) 1. 硬件描述語言 HDL ?可以對硬件進(jìn)行描述的計算機(jī)語言 – 既具有一般高級程序設(shè)計語言的功能特性 – 又具有描述硬件電路的能力 ?IEEE國際標(biāo)準(zhǔn) – VHDL （ Very high speed integrated circuit HDL） – Verilog HDL HDL（ Hardware Description Language） 第 3章 數(shù)字邏輯基礎(chǔ) 2. VHDL語言程序簡介 ENTINY decoder2to4 IS 實(shí)體聲明 PORT( 端口說明 x: IN bit_vector( 1 DOWNTO 0 )。 輸入引腳 x1和 x0 y: OUT bit_vector( 3 DOWNTO 0 ))。 輸出引腳 y3～ y0 END decoder2to4。 實(shí)體結(jié)束 ARCHITECTURE b OF decoder2to4 IS 結(jié)構(gòu)體聲明 BEGIN 描述實(shí)體的邏輯功能 WITH x SELECT 并行信號選擇賦值語句 y = 0001 WHEN 00, 輸入 00時的輸出 0010 WHEN 01, 輸入 01時的輸出 0100 WHEN 10, 輸入 10時的輸出 1000 WHEN OTHERS。 其他輸入 END b。 結(jié)構(gòu)體結(jié)束 第 3章 數(shù)字邏輯基礎(chǔ) 3. EDA設(shè)計流程 ?設(shè)計輸入 – 針對應(yīng)用問題 ， 編輯源程序文件輸入計算機(jī) ?功能模擬 （ 仿真 ） – 部分編譯 ， 綜合分析邏輯功能 ?物理設(shè)計 – 給目標(biāo)器件指定引腳 ， 全程編譯 ?時序模擬 （ 仿真 ） – 模擬器顯示波形 ， 驗證時序要求 ?器件編程 – 編譯結(jié)果下載到目標(biāo)器件 ， 生成集成電路芯片 鄭州大學(xué)信息工程（軟件）學(xué)院 計算機(jī)組織與結(jié)構(gòu) 2022級 第 3章 習(xí)題 簡答題 （ 9） 判斷題 （ 10） 填空題 （ 9） 鄭州大學(xué)信息工程（軟件）學(xué)院 計算機(jī)組織與結(jié)構(gòu) 2022級 76 第 3章 數(shù)字邏輯基礎(chǔ)：教學(xué)要求 1 ? 熟悉數(shù)字信號的特點(diǎn) ， 理解邏輯變量 、 邏輯電路 、 邏輯代數(shù)的概念 。 ? 掌握邏輯與 、 或 、 非邏輯關(guān)系 ， 以及它們的邏輯表達(dá)式 、 真值表 、 邏輯符號 、 運(yùn)算規(guī)則 。 ? 熟悉與非 、 或非 、 異或的邏輯規(guī)律 、 表達(dá)式和邏輯符號 。 ? 掌握邏輯代數(shù)的基本運(yùn)算規(guī)則 、 基本運(yùn)算定律和重要規(guī)則 。 ? 熟悉用真值表 、 邏輯表達(dá)式 、 邏輯電路圖表達(dá)邏輯函數(shù)的方法 。 ? 掌握簡單的邏輯化簡方法 （ 最簡與或式 ） 。 鄭州大學(xué)信息工程（軟件）學(xué)院 計算機(jī)組織與結(jié)構(gòu) 2022級 77 第 3章 數(shù)字邏輯基礎(chǔ)：教學(xué)要求 2 ? 了解門電路 、 邏輯電平的概念 ， 理解晶體管的開關(guān)特性 ， TTL和 MOS型集成電路的特點(diǎn) ? 掌握三態(tài)門的特點(diǎn) 、 用途和電路符號 。 ? 了解組合邏輯電路的概念 ， 掌握編碼器 、 譯碼器和加法器的作用 。 ? 了解時序邏輯電路的概念 ， 掌握觸發(fā)器 、 寄存器和計數(shù)器的作用 。 ? 理解基本 RS觸發(fā)器 ， 掌握 D觸發(fā)器 。 ? 理解同步時鐘 、 有效電平 ， 熟悉電平和邊沿觸發(fā) 。 ? 了解 PLD器件的特點(diǎn)及其發(fā)展 ， 理解 HDL語言的作用和EDA的設(shè)計流程 。 鄭州大學(xué)信息工程（軟件）學(xué)院 計算機(jī)組織與結(jié)構(gòu) 2022級 78 第 3章 數(shù)字邏輯基礎(chǔ)：教學(xué)說明 ? 主要內(nèi)容 ?錢曉捷教材 ， 第 3章
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