計(jì)算機(jī)組成原理ppt課件(編輯修改稿)
2025-02-16 00:06 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 路連線等制作在一塊半導(dǎo)體基片上 ， 并封裝在一個(gè)殼體內(nèi)的邏輯門電路 ?集成邏輯電路的優(yōu)勢(shì) – 體積小 、 可靠性高 、 速度快 、 成本低 – 便于安裝調(diào)試等 ?根據(jù)集成電路中包含邏輯門個(gè)數(shù)或者元件個(gè)數(shù) ， 有： – 小規(guī)模集成電路 SSI – 中規(guī)模集成電路 MSI – 大規(guī)模集成電路 LSI – 超大規(guī)模集成電路 VLSI 第 3章 數(shù)字邏輯基礎(chǔ) 1. TTL型和 MOS型 ?數(shù)字集成電路可以分成兩大類 – 采用雙極型半導(dǎo)體元件的雙極型集成電路 – 采用 MOS管的單極型集成電路 （ MOS集成電路 ） ?雙極型集成電路 – 主要有 TTL（ 晶體管 晶體管邏輯 ） 電路 – 速度快 、 負(fù)載能力強(qiáng) ， 但功耗大 、 集成度低 ?MOS型集成電路 – 以 CMOS電路應(yīng)用最廣 ， 還有 NMOS和 PMOS等 – 結(jié)構(gòu)簡(jiǎn)單 、 功耗低 、 集成度高 ， 但速度較低 第 3章 數(shù)字邏輯基礎(chǔ) 2. 74系列中小規(guī)模集成電路 1 第 3章 數(shù)字邏輯基礎(chǔ) 2. 74系列中小規(guī)模集成電路 2 第 3章 數(shù)字邏輯基礎(chǔ) 三態(tài)門（ TS門， Threestate Gate） ?三態(tài)門是具有 3種輸出狀態(tài)的邏輯門電路 – 工作狀態(tài)：高電平 （ 邏輯 1） 、 低電平 （ 邏輯 0） – 禁止?fàn)顟B(tài)：高阻狀態(tài) ， 不是一種邏輯值 ?輸出高阻的第 3態(tài) – 像是在其輸出端連接了一個(gè)阻抗很高的電路 – 相當(dāng)于與其他電路斷開(kāi)了連接 （ 簡(jiǎn)稱開(kāi)路 ） A 高電平控制 同相輸出 Y T 低電平控制 同相輸出 A Y T 高電平控制 反相輸出 A Y T 低電平控制 反相輸出 A Y T 第 3章 數(shù)字邏輯基礎(chǔ) 三態(tài)門的作用 雙向三態(tài)門 總線 第 3章 數(shù)字邏輯基礎(chǔ) 組合邏輯電路 ?組合邏輯電路 （ Combinational logic circuit） – 電路的穩(wěn)定輸出值僅取決于當(dāng)前輸入值的組合 ，與過(guò)去的輸入值無(wú)關(guān) – 由邏輯門電路組成 ， 信號(hào)單向傳輸 、 無(wú)反饋回路 Fi＝ f(X1,X2,?,Xn) i ＝ 1,2,?,m 第 3章 數(shù)字邏輯基礎(chǔ) 編碼器（ Encoder） ?將信號(hào)變換為對(duì)應(yīng)的特定代碼的過(guò)程稱為編碼 ?實(shí)現(xiàn)編碼的電路稱為編碼器 – 將輸入信號(hào)轉(zhuǎn)換為二進(jìn)制數(shù)字編碼 ， 便于處理 ?普通編碼器 – 要求輸入信號(hào)中任何時(shí)刻只能有一個(gè)而且只有一個(gè)為有效電平 （ 或?yàn)楦呋驗(yàn)榈?） – 不允許有其他輸入組合 ?優(yōu)先編碼器 – 每個(gè)輸入信號(hào)具有約定的優(yōu)先權(quán)級(jí)別 – 多個(gè)輸入信號(hào)有效時(shí) ， 將優(yōu)先權(quán)最高的信號(hào)編碼 第 3章 數(shù)字邏輯基礎(chǔ) 【 例 34】 設(shè)計(jì) 8:3編碼器 1 X7 X6 X5 X4 X3 X2 X1 X0 D2 D1 D0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 第 3章 數(shù)字邏輯基礎(chǔ) 【 例 34】 設(shè)計(jì) 8:3編碼器 2 76547654776655442XXXXXXXXXXXXXXXXD????????????????765432107654321076543210765432102XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXD????????????????????????????????76532104 XXXXXXXX ???????…… 第 3章 數(shù)字邏輯基礎(chǔ) 【 例 34】 設(shè)計(jì) 8:3編碼器 3 76542 XXXXD ????76321 XXXXD ????75310 XXXXD ????第 3章 數(shù)字邏輯基礎(chǔ) 譯碼器（ Decoder） ?譯碼是編碼的相反過(guò)程 ?譯碼器是分析輸入編碼 、 產(chǎn)生對(duì)應(yīng)輸出的器件 – 將給定輸入代碼翻譯 （ 變換 ） 為對(duì)應(yīng)輸出信號(hào) – 當(dāng)輸入端加某一組合信號(hào)時(shí) ， 對(duì)應(yīng)這一組合的一個(gè)輸出端便有有效信號(hào)輸出 ?具體的譯碼器也有多種 – 二進(jìn)制譯碼器 ：將 n個(gè)輸入變換成 2n個(gè)輸出 – 碼制變換譯碼器 ：把一種形式的代碼轉(zhuǎn)換為另一種形式代碼 – 數(shù)字顯示譯碼器 ：使二進(jìn)制數(shù)值轉(zhuǎn)換為用于數(shù)碼管顯示的代碼 第 3章 數(shù)字邏輯基礎(chǔ) 【 例 35】 分析 2:4譯碼器 A1 A0 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1Y 0Y2Y3YS第 3章 數(shù)字邏輯基礎(chǔ) 加法器（ Adder） ?加法器實(shí)現(xiàn)二進(jìn)制整數(shù)的加法 – 半加器 （ HalfAdder） ：不考慮低位進(jìn)位 – 全加器 （ FullAdder） ：考慮低位進(jìn)位 ?半加器和全加器實(shí)現(xiàn)一位二進(jìn)制數(shù)的加法 第 3章 數(shù)字邏輯基礎(chǔ) 多位加法器 ?對(duì)于實(shí)際的多位數(shù)據(jù)相加 – 串行加法器 ?只用一個(gè)全加器 ， 一位一位地串行相加 – 并行加法器 ?用多個(gè)全加器同時(shí)對(duì)多位數(shù)據(jù)進(jìn)行相加 ?并行加法器處理進(jìn)位 – 行波進(jìn)位加法器 ?串行進(jìn)位 ， 低位相加的進(jìn)位連接到高位加法器 – 先行進(jìn)位加法器 ?并行進(jìn)位 ， 將所有進(jìn)位都直接從最低進(jìn)位生成 ALU 運(yùn)算器 第 3章 數(shù)字邏輯基礎(chǔ) 時(shí)序邏輯電路 ?時(shí)序邏輯電路 （ Sequential logic circuit） –
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