看下面兩個程序：1．moduletop(clk，a，c)inputa，clkoutputc-資料下載頁
2025-08-27 16:28本頁面
【導(dǎo)讀】clk信號的上升沿到來時，b就等于a，c就等于b，這里應(yīng)該用到了兩個觸發(fā)器。于a)，生成的電路圖如下所示只用了一個觸發(fā)器來寄存器a的值，又輸出給b和c。阻塞賦值操作符用等號(即=)表示。理論上講，它與后面的賦值語句只有概念上的先后，而無實質(zhì)上的延遲。計算RHS并更新LHS，此時不能允許有來自任何其他Verilog語句的干擾。"always"塊等過程塊中。非阻塞賦值不允許用于連續(xù)賦值。1)時序電路建模時，用非阻塞賦值。3)用always塊建立組合邏輯模型時，用阻塞賦值。6)不要在一個以上的always塊中為同一個變量賦值。
【正文】 于對寄存器類型變量進行賦值，因此只能用在 initial塊和always塊等過程塊中。非阻塞賦值不允許用于連續(xù)賦值。 在編程時應(yīng)該注意以下問題： 1) 時序電路建模時，用非阻塞賦值。 2) 鎖存器電路建模時，用非阻塞賦值。 3) 用 always塊建立組合邏輯模型時，用阻塞賦值。 4) 在同一個 always塊中建立時序和組合邏輯電路時，用非阻塞賦值。 5) 在同一個 always塊中不要既用非阻塞賦值又用 阻塞賦值。 6) 不要在一個以上的 always塊中為同一個變量賦值。 7) 用 $strobe系統(tǒng)任務(wù)來顯示用非阻塞賦值的變量值 8) 在賦值時不要使用 0 延遲
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