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正文內(nèi)容

看下面兩個(gè)程序:1.moduletop(clk,a,c)inputa,clkoutputc(編輯修改稿)

2024-10-11 16:28 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 這是因?yàn)樵谫x值時(shí)先計(jì)算等號(hào)右手方向( RHS)部分的值,這時(shí)賦值語(yǔ)句不允許任何別的 Verilog 語(yǔ)句的干擾,直到現(xiàn)行的賦值完成時(shí)刻,即把 RHS 賦值給 LHS 的時(shí)刻,它才允許別的賦值語(yǔ)句的執(zhí)行。一般可綜合的阻塞賦值操作在 RHS 不能設(shè)定有延遲, (即使是零延遲也不允許 )。從理論上講,它與后面的賦值語(yǔ)句只有概念上的先后,而無(wú)實(shí)質(zhì)上的延遲。 阻塞賦值的執(zhí)行可以認(rèn)為是只有一個(gè)步驟的操作: 計(jì)算 RHS并更新 LHS,此時(shí)不能允許有來(lái)自任何其他 Verilog語(yǔ)句的干擾。 所謂阻塞的概念是指在 同一個(gè) always 塊中,其后面的賦值語(yǔ)句從概念上(即使不設(shè)定延遲)是在前一句賦值語(yǔ)句結(jié)束后再
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