【導(dǎo)讀】一.什么是硬件描述語(yǔ)言？自動(dòng)化工具之間的界面。2）建立電子系統(tǒng)行為級(jí)的仿真模型；可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表；4）寫入到CPLD和FPGA器件中。二.為什么要用HDL？不必修改電路原理圖原型，只需要對(duì)HDL進(jìn)行修改。電路調(diào)試，一旦考慮不周到，系統(tǒng)設(shè)計(jì)存在較大缺陷，則要重新設(shè)計(jì)，使設(shè)計(jì)周期延長(zhǎng)。，對(duì)系統(tǒng)的整體功能把握不足；間相互進(jìn)行協(xié)作有比較高的要求。從系統(tǒng)層開始設(shè)計(jì)和優(yōu)化，保證了設(shè)計(jì)結(jié)果的。適合復(fù)雜的、大規(guī)模電路的設(shè)計(jì)。依賴于先進(jìn)的EDA設(shè)計(jì)工具和環(huán)境，費(fèi)用昂貴。需要精確的工藝庫(kù)支持。VerilogHDL與C語(yǔ)言的比較。Verilog模塊的基本結(jié)構(gòu)。Verilog語(yǔ)言中有如下三種端口聲明語(yǔ)句：。用來(lái)指定模塊內(nèi)用到的數(shù)據(jù)對(duì)象的類型。

　　

【正文】 B=0； C=0； 50 $finish； end endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 113 例 2： initial過程塊用于對(duì)變量和存儲(chǔ)器進(jìn)行初始化。 module register_initialize(memory)。 inout areg。 inout memory。 parameter size=1024, bytesize=8。 reg [bytesize1:0] memory [size1:0]； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 114 initial begin:SEQBLKA integer: index ； for(index=0。 indexsize。 index=index+1) memory[index]=0。 areg=0。 end endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 115 3. 兩類語(yǔ)句在模塊中的使用 module tese reg sa， sb， ze。 initial begin sa=0。 sb=0。 5 sb=1 5 sa=1。 5 sb=0。 end always @ (sa or sb) ze=sa^sb。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 116 二 . 塊語(yǔ)句 在 Verilog HDL中有兩類語(yǔ)句塊： 1. 串行塊（ beginend） 格式： begin： 塊名 塊內(nèi)局部變量說(shuō)明； 時(shí)間控制 1 行為語(yǔ)句 1； …… 時(shí)間控制 n 行為語(yǔ)句 n； end 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 117 說(shuō)明： 1）塊內(nèi)的語(yǔ)句 按順序方式 執(zhí)行； 2）每條語(yǔ)句中的時(shí)延值與其前一條語(yǔ)句執(zhí)行的 仿真時(shí)間有關(guān)； 3）一旦順序語(yǔ)句塊執(zhí)行結(jié)束，跟隨順序語(yǔ)句塊 過程的下一條語(yǔ)句繼續(xù)執(zhí)行。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 118 例：用 beginend串行塊產(chǎn)生信號(hào)波形 39。timescale 10ns/1ns module wave1； reg wave ； parameter cycle=10 ； initial begin wave=0 ； (cycle/2) wave=1 ； (cycle/2) wave=0 ； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 119 (cycle/2) wave=1 ； (cycle/2) wave=0 ； (cycle/2) wave=1 ； (cycle/2) $finish ； end initial $monitor($time, ―wave=%b‖, wave)。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 120 2. 并行塊 (forkjoin) 格式： fork： 塊名 塊內(nèi)局部變量說(shuō)明； 時(shí)間控制 1 行為語(yǔ)句 1； …… 時(shí)間控制 n 行為語(yǔ)句 n； join 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 121 說(shuō)明： 1） 塊內(nèi)語(yǔ)句是同時(shí)執(zhí)行 的，即程序流程控制 一進(jìn)入到該并行塊，塊內(nèi)語(yǔ)句則開始同時(shí) 并行執(zhí)行。 2）塊內(nèi)每條語(yǔ)句的延遲時(shí)間是相對(duì)于程序流 程控制進(jìn)入到塊內(nèi)的仿真時(shí)間的。 3）延遲時(shí)間用來(lái)給賦值語(yǔ)句提供執(zhí)行時(shí)序。 4）當(dāng)按時(shí)間時(shí)序排序在最后的語(yǔ)句執(zhí)行完后， 程序流程控制跳出該程序塊。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 122 例：用 forkjoin并行塊產(chǎn)生信號(hào)波形 39。timescale 10ns/1ns module wave2； reg wave ； parameter cycle=5 ； initial fork wave=0 。 (cycle) wave=1 。// 5*10ns延遲 (2*cycle) wave=0 。//2*5*10＋ 50ns延遲 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 123 (3*cycle) wave=1 ； (4*cycle) wave=0 ； (5*cycle) wave=1 ； (6*cycle) $finish ； join initial $monitor($time, ―wave=%b‖, wave)。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 124 三 .賦值語(yǔ)句 1. 持續(xù)賦值語(yǔ)句 （不能出現(xiàn)在過程塊中） 持續(xù)賦值語(yǔ)句只能對(duì)連線型變量 wire進(jìn) 行賦值，不能對(duì)寄存器型變量進(jìn)行賦值。 格式： 連線型變量類型 [連線型變量位寬 ] 連線型變量名 assign （延時(shí)量） 連線型變量名 =賦值表達(dá)式 可選項(xiàng) 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 125 ―延時(shí)量” 的基本格式： （ delay1， delay2， delay3） delay1——上升延時(shí)； delay2——下降延時(shí)； delay3——轉(zhuǎn)移到高阻態(tài)延時(shí)。 如果“延時(shí)量”這項(xiàng)缺省，默認(rèn)為 0延時(shí)。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 126 例： module and_cont_assignment(z,x,y)。 input [3:0] x， y。 output [3:0]z。 wire [3:0]z， x， y。 assign (， ， ) z=xamp。y。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 127 1）標(biāo)量連線型 wire a,b。 assign a=b。 2）向量連線型 wire[ 7:0] a,b。 assign a=b。 3）向量連線型變量中的某一位 wire[ 7:0] a,b。 assign a[3]=b[3]。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 128 4）向量連線型變量中的某幾位 wire [7:0] a,b。 assign a[3:2]=b[1:0]。 5）上面幾種類型的任意拼接運(yùn)算 wire a, c。 wire[1:0] b。 assign {a， c}=b。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 129 說(shuō)明： 1）持續(xù)賦值用來(lái)描述組合邏輯。 2）持續(xù)賦值語(yǔ)句驅(qū)動(dòng)連線型變量，輸入操作 數(shù)的值一發(fā)生變化，就重新計(jì)算并更新它 所驅(qū)動(dòng)的變量。 3）連線型變量沒有數(shù)據(jù)保持能力。 4）若一個(gè)連線型變量沒有得到任何連續(xù)驅(qū)動(dòng)， 則它的取值將為不定態(tài)“ x‖。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 130 5）在仿真時(shí)，只要右端賦值表達(dá)式內(nèi)的任一 操作數(shù)發(fā)生變化，就會(huì)立即觸發(fā)對(duì)被賦值 連線型變量的更新操作。 6）如果持續(xù)賦值語(yǔ)句帶有延時(shí)，則在仿真時(shí)只 要右端賦值表達(dá)式中的任一信號(hào)發(fā)生變化， 都將立即對(duì)賦值表達(dá)式進(jìn)行重新計(jì)算，然后 進(jìn)入延時(shí)等待狀態(tài)，待指定延時(shí)過去后再進(jìn) 行賦值。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 131 例：用持續(xù)賦值語(yǔ)句實(shí)現(xiàn) 4位全加器。 module adder_4(a,b,ci,sum,co)。 input [3:0] a,b。 input ci。 output [3:0] sum。 output co。 assign {co,sum}=a+b+ci。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 132 2. 過程賦值語(yǔ)句 過程賦值是在 always和 initial語(yǔ)句內(nèi)的賦值，它只能對(duì)寄存器數(shù)據(jù)類型的變量賦值 。 過程賦值語(yǔ)句的分類 阻塞型賦值 非阻塞型賦值 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 133 格式： 被賦值變量 = 賦值表達(dá)式 ——阻塞型賦值 被賦值變量 = 賦值表達(dá)式 ——非阻塞型賦值 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 134 1）非阻塞型賦值方式（如 b=a。） 非阻塞賦值在整個(gè)過程塊結(jié)束時(shí)才完成賦 值操作，即 b的值并不是立即就改變的。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 135 module non_block(c,b,a,clk)。 output c,b。 input clk,a。 reg c,b。 always @(posedge clk) begin b=a。 c=b。 end endmodule 例 1：非阻塞賦值 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 136 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 137 2）阻塞賦值方式（如 b=a。） 阻塞賦值在該語(yǔ)句結(jié)束時(shí)就立即完成賦值 操作，即 b的值在該條語(yǔ)句結(jié)束后立即改變，如 果在一個(gè)語(yǔ)句塊中有多條阻塞賦值語(yǔ)句，則前 面賦值語(yǔ)句沒有完成之前，后面賦值語(yǔ)句不能 被執(zhí)行，仿佛被阻塞一樣。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 138 module non_block(c,b,a,clk)。 output c,b。 input clk,a。 reg c,b。 always @(posedge clk) begin b=a。 c=b。 end endmodule 例 2：阻塞賦值 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 139 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 140 四 .條件語(yǔ)句 高級(jí)程序語(yǔ)句 條件分支語(yǔ)句 循環(huán)控制語(yǔ)句 ifelse條件分支 case條件分支 forever repeat while for 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 141 1. ifelse Verilog HDL語(yǔ)言提供了 3種形式的 if語(yǔ)句： 1） if（表達(dá)式） 語(yǔ)句 1； 2） if（表達(dá)式） 語(yǔ)句 1； else 語(yǔ)句 2； 3） if（表達(dá)式 1） 語(yǔ)句 1； else if（表達(dá)式 2） 語(yǔ)句 2； else if（表達(dá)式 3） 語(yǔ)句 3； …… else if（表達(dá)式 n） 語(yǔ)句 n； else 語(yǔ)句 n+1； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 142 說(shuō)明： 1） 3種形式的 if語(yǔ)句在 if后面都有“表達(dá)式”，一般為邏輯表達(dá)式或關(guān)系表達(dá)式。系統(tǒng)對(duì)表達(dá)式的值進(jìn)行判斷，若為 0， x， z，按“假”處理；若為 1，按“真”處理，執(zhí)行指定語(yǔ)句。 2）在 if和 else后面可以包含單個(gè)或多個(gè)語(yǔ)句，多句時(shí)用“ beginend‖塊語(yǔ)句括起來(lái)。 3）在 if語(yǔ)句嵌套使用時(shí)，要注意 if與 else的配對(duì)關(guān)系。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 143 例 1： module selfromthree(q,sela,selb,a,b,c)。