【正文】 擴(kuò)展電路，這就造成了一定的資源浪費(fèi)。相比較而言非并行擴(kuò)展就不存在這樣的問(wèn)題，所以，本課題采用的是非并行擴(kuò)展方案。密鑰擴(kuò)展模塊狀態(tài)機(jī)及外部接口分別如圖31312所示，仿真波形如圖313所示。000100001010011clkresetstart_ilast_key_i[127...0]round_i[3...0]sbox_data_i[7...0]ready_osbox_access_osbox_data_o[7...0]sbox_decrypt_onew_key_o[127...0] 圖311 keysched模塊狀態(tài)機(jī) 圖312 keysched模塊外部接口圖313 keysched模塊仿真波形 加密模塊Testbench設(shè)計(jì)該模塊的目的就是驗(yàn)證在給予AES加密模塊相同的明文、完全一致的密鑰時(shí)，輸出結(jié)果是否相同。驗(yàn)證過(guò)程的原理如圖314所示。Testbench模塊仿真波形如圖315所示。AES 1AES 2激 勵(lì)算法轉(zhuǎn)換檢 查 輸 出 結(jié) 果圖314 Testbench驗(yàn)證原理圖圖315 Testbench仿真波形第4章 AES加密系統(tǒng)的綜合與布局布線(xiàn) 綜合及布線(xiàn)開(kāi)發(fā)工具的介紹 Synopsys DC Design Compile，簡(jiǎn)稱(chēng)DC，它是synopsys的綜合軟件和優(yōu)化工具，它能夠把寄存器(RTL)級(jí)的代碼轉(zhuǎn)化為門(mén)級(jí)網(wǎng)表。綜合過(guò)程包括轉(zhuǎn)譯（Translation）、優(yōu)化(Opitimization)和映射(Mapping)這三個(gè)步驟。轉(zhuǎn)譯是軟件根據(jù)預(yù)設(shè)自動(dòng)地將硬件描述語(yǔ)言翻譯成與其相對(duì)應(yīng)的功能模塊（包括模塊之間的拓?fù)浣Y(jié)構(gòu)）的過(guò)程。優(yōu)化：綜合器根據(jù)外部施加的一定條件（包括時(shí)序和電路面積的限制等），按照預(yù)定的算法對(duì)轉(zhuǎn)譯的結(jié)果進(jìn)行邏輯優(yōu)化。映射：綜合器根據(jù)外部施加的一定條件（包括時(shí)序和電路面積的限制等），從已知的工藝庫(kù)中搜索符合條件的元器件來(lái)組成實(shí)際電路。 在使用synopsys DC進(jìn)行綜合時(shí)，工藝庫(kù)，目標(biāo)庫(kù)，標(biāo)志庫(kù)等參數(shù)是必不可少的，DC工具在工作時(shí)就是根據(jù)這些參數(shù)來(lái)確定所使用的相關(guān)算法及優(yōu)化方案的。 Synopsys Astro Synopsys Astro是一個(gè)優(yōu)化、布局、布線(xiàn)的設(shè)計(jì)環(huán)境，它是為超深亞微米（UDSM）IC設(shè)計(jì)訂制的。它能夠滿(mǎn)足5千萬(wàn)門(mén)級(jí)、時(shí)鐘頻率達(dá)到GHz等技術(shù)需求。得益于Synopsys的兩項(xiàng)新技術(shù)（PhySiSys和Milkyway DUO結(jié)構(gòu)），Astro擁有優(yōu)秀的優(yōu)化及布局布線(xiàn)能力。 綜合和布局布線(xiàn) 過(guò)程概述，.，然后利用Astro進(jìn)行版圖的生成。DesignCompiler可以針對(duì)層次化的組合電路或者時(shí)序電路的速度、面積和可布性進(jìn)行優(yōu)化，按照所定義的電路的測(cè)量特征所達(dá)到的目標(biāo)，DC綜合一個(gè)電路并將其放入目標(biāo)庫(kù)，這樣可以生成適用于計(jì)算機(jī)輔助設(shè)計(jì)工程（CAE）工具的原理圖或網(wǎng)表。應(yīng)用Synopsys公司開(kāi)發(fā)的后端設(shè)計(jì)工具Astro可以完成布局布線(xiàn)的設(shè)計(jì)，同時(shí)Astro還具有時(shí)序優(yōu)化的功能，可以再一次流程中使設(shè)計(jì)電路達(dá)到預(yù)設(shè)的指標(biāo)。 DC生成的門(mén)級(jí)電路和報(bào)告如圖44444所示，為DC綜合后的門(mén)級(jí)電路圖。圖41 DC綜合后門(mén)級(jí)電路圖圖42 AES門(mén)級(jí)電路1圖43 AES門(mén)級(jí)電路2圖44 AES門(mén)級(jí)電路3如圖4447所示，為DC過(guò)程生成的報(bào)告。 圖45 面積報(bào)告 圖46 規(guī)則約束報(bào)告 圖47 時(shí)序報(bào)告 Astro版圖生成流程一、準(zhǔn)備 ；二、布局規(guī)劃 ；三、布局 ，同時(shí)進(jìn)行第一次優(yōu)化 ；四、時(shí)鐘和綜合 ；五、布線(xiàn) ； Astro生成的版圖如圖48所示，為AES加密電路的最終版圖。圖48 Astro生成的版圖第5章 總結(jié)與展望 全文總結(jié)隨著技術(shù)的發(fā)展，計(jì)算機(jī)的處理速度飆升，網(wǎng)絡(luò)數(shù)據(jù)的交換成倍增長(zhǎng)，電子商務(wù)也逐漸普及。所有的這一切都是信息化時(shí)代最鮮明的標(biāo)志，與此同時(shí)，數(shù)據(jù)的安全性越來(lái)越被人們重視，不能保證數(shù)據(jù)的安全，信息化就只能舉步維艱。在這個(gè)背景下，本課題選擇了對(duì)現(xiàn)今最高級(jí)的AES加密算法進(jìn)行研究。并用ASIC方法實(shí)現(xiàn)AES加密電路。本課題主要研究?jī)?nèi)容如下：對(duì)密碼學(xué)理論的發(fā)展歷史及現(xiàn)狀進(jìn)行介紹，并分析了相關(guān)的應(yīng)用領(lǐng)域，對(duì)現(xiàn)今市場(chǎng)上的AES加密標(biāo)準(zhǔn)做了研究，分析了軟、硬件實(shí)現(xiàn)的優(yōu)缺點(diǎn)，在此基礎(chǔ)上確定了用ASIC方式實(shí)現(xiàn)AES加密電路。通過(guò)查閱資料，對(duì)AES 加密算法進(jìn)行了從數(shù)學(xué)基礎(chǔ)到算法流程的詳細(xì)的研究，并將AES加密算法分成7個(gè)模塊。然后用Verilog HDL語(yǔ)言分別對(duì)其進(jìn)行描述，并通過(guò)Modelsim 仿真工具完成仿真驗(yàn)證。最后利用Synopsys DC和Astro分別完成AES加密電路的綜合和布局布線(xiàn)工作，得到最終的AES加密電路的版圖。 展望 加密、破解這兩者就好似彈與甲一樣，兩者相互對(duì)立，并在相互競(jìng)爭(zhēng)中螺旋上升。AES是經(jīng)過(guò)長(zhǎng)期的實(shí)踐經(jīng)驗(yàn)檢驗(yàn)的現(xiàn)今最高的加密標(biāo)準(zhǔn)。相當(dāng)長(zhǎng)的時(shí)間內(nèi)，AES走在數(shù)據(jù)攻擊的前面，其先進(jìn)性是毋庸置疑的，本課題中對(duì)AES加密算法的挖掘也只是涉及皮毛而已，有關(guān)于加密算法相關(guān)知識(shí)還需要花大量的時(shí)間及精力去學(xué)習(xí)，只有深刻領(lǐng)會(huì)其本質(zhì)，才能脫離固有的模式，設(shè)計(jì)出更安全，更優(yōu)秀的加密電路。密碼學(xué)的研究從來(lái)沒(méi)有停止，隨著時(shí)間的推進(jìn)，技術(shù)的發(fā)展，相信未來(lái)密碼學(xué)會(huì)有新的突破。致 謝光陰的流逝是客觀的，每一分，每一秒，不緊不慢，然而它卻常常被我忽略。當(dāng)我終于從考研、畢設(shè)、找工作這一件件瑣事中抽身而出時(shí)，才發(fā)現(xiàn)四年的大學(xué)生活已然走到盡頭?？偸窃诩磳⑹サ臅r(shí)候才后悔曾今的不珍惜，面對(duì)白紙黑字，總覺(jué)得些許惆悵。感慨過(guò)后，還是重回到本篇論文，就好像一場(chǎng)青春舞臺(tái)劇臨近結(jié)束時(shí)，總要獻(xiàn)上一段謝幕詞一樣，在此首先要感謝畢設(shè)的責(zé)任導(dǎo)師王剛老師，王老師工作認(rèn)真，理論知識(shí)淵博，他嚴(yán)謹(jǐn)?shù)闹笇?dǎo)方式都讓我受益匪淺。王老師不僅細(xì)心解答我們畢設(shè)中遇到的問(wèn)題，還時(shí)常敦促我們的畢設(shè)進(jìn)度，畢業(yè)設(shè)計(jì)能夠圓滿(mǎn)完成，離不開(kāi)王老師的悉心教誨。其次還要感謝陳煥駒同學(xué)，由于我們的課題都是關(guān)于AES加密算法，畢設(shè)過(guò)程中遇到好多問(wèn)題，都是在相互討論中才得以解決的。最后，感謝和我共度大學(xué)美好時(shí)光的2014屆電子科學(xué)與技術(shù)專(zhuān)業(yè)的同學(xué)們，感謝電子工程系的所有授課老師，感謝在背后支持我的親人和朋友。參考文獻(xiàn)[1] 集成電路CAD與實(shí)踐，李冰編著，電子工業(yè)出版社，2009[2] AES算法的安全性分析及其優(yōu)化改進(jìn)，賈旭，吉林大學(xué)，2010[3] 基于VERILOG的AES加密算法的實(shí)現(xiàn)，虞歡，東南大學(xué)[4] AES算法原理及其實(shí)現(xiàn)，何明星，西南交通大學(xué)計(jì)算機(jī)與通信工程學(xué)院，林昊，四川工 業(yè)學(xué)院計(jì)算機(jī)科學(xué)與工程系[5] Thongkhome, K. 。 Thanavijitpun, C. 。 Choomchuay, S. A FPGA design of AES core Architecture for portable hard disk [C]. Proc of Eighth International Joint Conference on Computer Science and Software Engineering , 2011. 223 – 228. [6] 新一代數(shù)據(jù)加密標(biāo)準(zhǔn)——AES，王先培，張愛(ài)菊，熊平，張?。ㄎ錆h大學(xué)電子信息學(xué)院， 武漢430072）[7] 針對(duì)AES加密算法的研究及其FPGA實(shí)現(xiàn)，王亮，上海師范大學(xué)，2013[8] AES加密算法的FPGA高速設(shè)計(jì),邵金祥,西南石油學(xué)院，2005[9] FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐，黃智偉主編，電子工業(yè)出版社，2005[10] 集成電路設(shè)計(jì)寶典，李貴宏、謝世鍵編著，電子工業(yè)出版社，2006[11] 簡(jiǎn)評(píng)AES工作模式，吳文玲，中國(guó)科學(xué)院軟件研究所，中國(guó)科學(xué)院信息安全技術(shù)工程 研究中心[12] CMOS電路設(shè)計(jì)布局與仿真，[美] Baker等著，陳中建主譯，機(jī)械工業(yè)出版社， 2006[13] LIB: CSMC Mixed Signal Analog Process Design Kit CADC0001 6A11[14] 基于AES算法的FPGA實(shí)現(xiàn)技術(shù)研究，張悅，段哲民，吳曉成，西北工業(yè)大學(xué)[15] 加密算法的四種主要模式，何畏，合肥工業(yè)大學(xué)管理學(xué)院，23000926