【正文】 [3]三菱及西門(mén)子 PLC 資料 [4]可編程控制器教程，黃云龍主編，科學(xué)出版社， 2021[5]可編程控制器應(yīng)用技術(shù)，張萬(wàn)忠主編，化學(xué)工業(yè)出版社， 2021[6]機(jī)電電氣自動(dòng)控制（修訂版），陳遠(yuǎn)齡主編，重慶大學(xué)出版社出版， 2021[7]可編程控制器原理及應(yīng)用教程，王暉孫玉峰王文華主編，清華大學(xué)出版社出版， 2021 第五篇： eda課程設(shè)計(jì) 彩燈控制器 學(xué)習(xí) EDA 開(kāi)發(fā)軟件和 MAX+plusⅡ的使用方法，熟悉可編程邏輯器件的使用，通過(guò)制作來(lái)了解彩燈控制系統(tǒng)。 1）設(shè)計(jì)一個(gè)彩燈控制器，使彩燈（ LED 管）能連續(xù)發(fā)出四種以上不同的顯示形式； 2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。 3）擴(kuò)充其它功能。 這次的彩燈設(shè)計(jì)采用的是分模塊來(lái)完成的，包括分頻器、計(jì)數(shù)器、選擇器、彩燈控制器。其中彩燈控制器是用來(lái)輸出不同的花樣，彩燈控制器的輸出則是用一個(gè) 32 進(jìn)制的計(jì)數(shù)器來(lái)控制，揚(yáng)聲器的輸出時(shí)用不同的頻率 來(lái)控制，所以用了一個(gè)集成分頻器來(lái)使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個(gè) 4 選一的選擇器來(lái)控制?；谏鲜龅慕榻B本次的彩燈控制采用的模式 6來(lái)進(jìn)行顯示。 圖 311模式 6結(jié)構(gòu)圖 模塊設(shè)計(jì) 1)集成分頻器模塊 設(shè)計(jì)要求顯示不同的彩燈的時(shí)候要伴隨不同的音樂(lè)，所以設(shè)計(jì)分頻器來(lái)用不同的頻率控制不同的音樂(lè)輸出。模塊說(shuō)明： Rst:輸入信號(hào)復(fù)位信號(hào)用來(lái)復(fù)位集成分頻器的輸出使輸出為“ 0”，及沒(méi)有音樂(lè)輸出。 Clk:輸入信號(hào)模塊的功能即為分頻輸入的 頻率信號(hào)。 Clk_ clk_ clk_ clk_10：輸出信號(hào)即為分頻模塊對(duì)輸入信號(hào) clk 的分頻，分別為 1/4 分頻輸出、 1/6分頻輸出、 1/8分頻輸出、 1/10分頻輸出。 2 圖 321集成分頻器 2)32進(jìn)制計(jì)數(shù)器模塊 32 進(jìn)制模塊用來(lái)控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。 Rst:輸入信號(hào)復(fù)位信號(hào)用來(lái)復(fù)位 32 進(jìn)制使其輸出為“ 00000”。Clk:輸入信號(hào)用來(lái)給模塊提供工作頻率。 Count_out[4..0]:輸出信號(hào)即為 32 進(jìn)制計(jì)數(shù)器的輸出。 圖 32232進(jìn)制計(jì)數(shù)器 3)彩燈控制模塊 彩燈控制模塊用來(lái)直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。 Rst:輸入信號(hào)使彩燈控制模塊的輸出為“ 00000000”，即讓彩燈無(wú)輸出。 Input[4..0]:輸入信號(hào)不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。 Output[7..0]:輸出信號(hào)直接與彩燈相連來(lái)控制彩燈。 圖 323彩燈控制模塊 34)4選 1選擇器模塊 Rst:輸入信號(hào)復(fù)位信號(hào)使選擇器的輸出為“ 0”。 In in in in4：輸入信號(hào)接分頻器的輸出。 Inp[1..0]:輸入信號(hào)接 4 進(jìn)制計(jì)數(shù)器的輸出用來(lái)控制選擇器的選擇不同的輸入選擇不同的輸出。 Output：輸出信號(hào)直接接揚(yáng)聲器即輸出的是不同的頻率來(lái)控制揚(yáng)聲器播放音樂(lè)。 圖 3244 選 1選擇器 5)4 進(jìn)制計(jì)數(shù)器模塊 4 進(jìn)制計(jì)數(shù)器作為選擇器的輸入來(lái)控制選擇器選擇不同的頻率作為輸出控制揚(yáng)聲器工作。 Clk:輸入信號(hào)來(lái) 為計(jì)數(shù)器提供工作頻率。 Rst:輸入信號(hào)復(fù)位信號(hào)使計(jì)數(shù)器的輸出為“ 00”。 圖 3254 進(jìn)制計(jì)數(shù)器 系統(tǒng)結(jié)構(gòu) 整個(gè)系統(tǒng)就是各個(gè)分模塊組成來(lái)實(shí)現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個(gè)時(shí)鐘來(lái)控制一個(gè)是控制 32 進(jìn)制計(jì)數(shù)器即控制彩燈控制模塊來(lái)實(shí)現(xiàn)彩燈的不同輸出，另一個(gè)時(shí)鐘為分頻器的輸入來(lái)進(jìn)行分頻處理，最后用來(lái)控制揚(yáng)聲器發(fā)出不同的音樂(lè)，具體分頻處理的時(shí)鐘的頻率比實(shí)現(xiàn)彩燈控制的時(shí)鐘頻率要高。 圖 331系統(tǒng)功能模塊 這次的 EDA 課程設(shè)計(jì)有一周的時(shí)間，在 這一周的時(shí)間里我們充分合理的安排了自己的時(shí)間來(lái)使本次的課程設(shè)計(jì)能夠順利的完成，當(dāng)然我們?cè)诒敬蔚脑O(shè)計(jì)中并不是一帆風(fēng)順的，我們遇到了一些的問(wèn)題，例如我們開(kāi)始時(shí)用的文本的方式用一個(gè)總的程序來(lái)完成，可以在設(shè)計(jì)的過(guò)程中我們發(fā)現(xiàn)程序編到后面變量越到很容易搞混淆同時(shí)各個(gè)進(jìn)程間的聯(lián)系也越來(lái)越模糊以至于后面我們自己都不知道程序的整體框圖是什么，導(dǎo)致后面不能夠繼續(xù)下去，后面我們?cè)僖淮螌?duì)我們這次的設(shè)計(jì)題目進(jìn)行了分析和整理，最后我和我的同伴決定采用分模塊的方式來(lái)完成本次的課題設(shè)計(jì)，當(dāng)然最重要的是分析各個(gè)模塊間的關(guān)系。最后我們采用上 面分析的結(jié)構(gòu)框圖。最后我們的設(shè)計(jì)很成功，仿真和硬件測(cè)試都是正確的，實(shí)現(xiàn)了我們的設(shè)計(jì)要求和目的。 在這次設(shè)計(jì)中我們收獲了很多，首先最直接的收獲就是我們鞏固了這門(mén)課程所學(xué)過(guò)的知識(shí)，把它運(yùn)用到了實(shí)踐當(dāng)中，并且學(xué)到了很多在書(shū)本撒和那個(gè)所沒(méi)有學(xué)到的知識(shí)，通過(guò)查閱相關(guān)資料進(jìn)一步加深了對(duì) EDA 的了?？偟膩?lái)說(shuō)，通過(guò)這次課程設(shè)計(jì)不僅鍛煉了我們的動(dòng)手和動(dòng)腦能力，也使我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，要把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，才能提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在我們的共同努力 和指導(dǎo)老師的指引下我們圓滿的完成了彩燈控制器的設(shè)計(jì)，實(shí)現(xiàn)了設(shè)計(jì)目的。 5 6 附錄一程序： 分 頻 器 模 塊LIBRARYieee。 ENTITYfenpinqiIS PORT( clk,rst:INstd_logic。 clk_10,clk_4,clk_6,clk_8:OUTstd_logic)。 ENDfenpinqi。 ARCHITECTUREcdOFfenpinqiISbeginp1:process(clk,rst) variablea:integerrange0to20。 beginifrst=39。139。then clk_4=3then a:=0。 clk_4=5then b:=0。 clk_6=7then c:=0。 clk_8=9then d:=0。 clk_10outputoutputoutputoutputnull。 endcase。 endif。 ENDPROCESS。 8ENDa。 彩 燈 控 制 模 塊LIBRARYieee。 ENTITYcaidengIS PORT( input:ININTEGERRANGE0TO31。 rst:instd_logic。 output:OUTstd_logic_vector(7downto0)。 sm:outstd_logic_vector(6downto0))。 ENDcaideng。 ARCHITECTUREaOFcaidengIS BEGIN PROCESS(input)BEGIN ifrst=39。139。thenoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputoutputnull。 endcase。 endif。 endprocess。enda。 32 進(jìn)制計(jì)數(shù)器模塊 LIBRARYieee。 ENTITYcounter_32IS PORT( clk,rst:INstd_logic。 count_out:OUTintegerrange0to31)。 ENDcounter_32。 ARCHITECTUREaOFcounter_32ISBEGIN 10PROCESS(rst,clk) variabletemp:integerrange0to32。BEGIN IFrst=39。139。THEN temp:=0。 ELSIF(clk39。eventandclk=39。139。)THEN temp:=temp+1。 if(temp=32)then temp:=0。 endif。 ENDIF。 count_out