基于fpga的信號發(fā)生器的設計6波形-資料下載頁
2024-08-31 18:15本頁面
【導讀】信息、通信、自動控制及計算機等領域的重要性日益突出。信號發(fā)生器在我們的日常中有很重要的應用，用VHDL語言去實現(xiàn)設。計將會使我們對本學科知識可以更好地掌握。可以產(chǎn)生方波、三角波、鋸齒波，甚至任意波形。和調(diào)試容易等特點，并通過計算機仿真和實驗證明了設計的正確性。復位的功能；通過按鍵確定輸出的波形及確定是否輸出波形。能力弱，不易調(diào)節(jié)，而且達不到題目要求的六種波形。方案三：利用MAX038芯片組成的電路輸出波形。MAX038是精密高頻波形產(chǎn)。成功后下載至實驗裝置的芯片上，再利用外接D/A轉換電路實現(xiàn)以上設計功能。需要路D/A轉化器，外圍電路復雜，制作成本較高而且控制復雜。
【正文】 USE 。 LIBRARY altera_mf。 USE 。使用宏功能庫中的所有元件 ENTITY sin_rom IS PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END sin_rom。 ARCHITECTURE SYN OF sin_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT altsyncram—例化 altsyncram 元件，調(diào)用了 LPM 模塊 altsyncram GENERIC ( 參數(shù)傳遞語句 address_aclr_a : STRING。 init_file : STRING。 intended_device_family : STRING。類屬參量數(shù)據(jù)類型定義 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC 。 altsyncram 元件接口聲明 address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 基于 FPGA 的函數(shù)發(fā)生器設計 23 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( address_aclr_a = NONE, init_file = , intended_device_family = Cyclone,參數(shù)傳遞映射 lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 64, 數(shù)據(jù)數(shù)量 64 operation_mode = ROM, LPM 模式 ROM outdata_aclr_a = NONE, 無異步地址清零 outdata_reg_a = UNREGISTERED, 輸出無鎖存 widthad_a = 6, 地址線寬度 6 width_a = 8, 數(shù)據(jù)線寬度 8 width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 END SYN。 6. 位地址信號發(fā)生器 如下 ： library ieee。 use 。 use 。 entity t is 定義計數(shù)器的實體 port(clk: in std_logic。 clr: in std_logic。 q: out std_logic_vector(5 downto 0))。6 位輸出地址線 基于 FPGA 的函數(shù)發(fā)生器設計 24 end t。 architecture bhv of t is begin process(clk,clr) variable cqi:std_logic_vector(5 downto 0)。定義內(nèi)部變量 begin if clr=39。039。 then cqi:=(others =39。039。)。計數(shù)器異步復位 elsif clk 39。event and clk=39。139。 then –檢測時鐘上升沿 cqi:=cqi+1。 計數(shù) end if。 q =cqi。賦值，輸出 end process 。 end bhv。 END SYN。 7. 波源程序 LIBRARY IEEE。 USE 。 ENTITY square IS PORT(clk,clr:IN STD_LOGIC。 q:OUT INTEGER RANGE 0 TO 255)。 END square。 ARCHITECTURE behave OF square IS SIGNAL a:BIT。 BEGIN PROCESS(clk,clr) VARIABLE t:INTEGER。 定義內(nèi)部整數(shù)變量 BEGIN IF clr=39。039。 THEN a=39。039。 ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿 IF t63 THEN計數(shù) 64 個點 t:=t+1。計數(shù) 基于 FPGA 的函數(shù)發(fā)生器設計 25 ELSE t:=0。 當計數(shù)的值大于 64 時，清零。 a=NOT a。 對內(nèi)部 a 變量取反， a 變化已啟動進程 END PROCESS。 END IF。 END IF。 END PROCESS。 PROCESS(clk,a) BEGIN IF clk39。EVENT AND clk=39。139。 THEN IF a=39。139。 THEN q=255。 a=1,輸出一個波形周期內(nèi)的高電平 ELSE q=0。 a=0,輸出一個波形周期的低電平。 END IF。 END IF。 END PROCESS。 END behave。 8. 波形選擇模塊源程序 LIBRARY IEEE。 USE 。 ENTITY ch61a IS PORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ch61a。 ARCHITECTURE behave OF ch61a IS BEGIN PROCESS(sel) BEGIN CASE sel IS WHEN000=q=d0。遞增波形輸出 WHEN001=q=d1。遞減波形輸出 基于 FPGA 的函數(shù)發(fā)生器設計 26 WHEN010=q=d2。三角波形輸出 WHEN011=q=d3。階梯波形輸出 WHEN100=q=d4。正弦波形輸出 WHEN101=q=d5。方波輸出 WHEN OTHERS=NULL。 END CASE。 END PROCESS。 END behave。
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