多功能信號(hào)發(fā)生器的設(shè)計(jì)_畢業(yè)設(shè)計(jì)-資料下載頁(yè)
【導(dǎo)讀】信號(hào)發(fā)生器又稱(chēng)信號(hào)源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。它能夠產(chǎn)生多種波。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低。頻）、視頻信號(hào)或脈沖信號(hào)運(yùn)載出去，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)。本設(shè)計(jì)采用FPGA來(lái)設(shè)計(jì)制作多功能信號(hào)發(fā)生器。本次課設(shè)要求設(shè)計(jì)一個(gè)函數(shù)信號(hào)發(fā)生器。它能產(chǎn)生四種波形：正弦波、方波、三角波、鋸齒波。同時(shí)能在不同的頻率下顯示。這次設(shè)計(jì)主要是練習(xí)了分頻電路的設(shè)計(jì)，ROM的設(shè)計(jì)，計(jì)數(shù)器的設(shè)計(jì)、波形曲線均可以用三角函數(shù)方程式來(lái)表示。的儀器，統(tǒng)稱(chēng)為信號(hào)源，也稱(chēng)為信號(hào)發(fā)生器，它用于產(chǎn)生被測(cè)電路所需特定參數(shù)的電測(cè)試信號(hào)。供給被測(cè)電路，以達(dá)到測(cè)試的需要。在電路實(shí)驗(yàn)和設(shè)備檢測(cè)中具有十分廣泛的用途。因此設(shè)計(jì)信號(hào)發(fā)生器時(shí)，需將FPGA/CPLD輸出的信號(hào)通過(guò)D/A轉(zhuǎn)換電路將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。
【正文】 std_logic_vector(3 downto 0)。 clk:in std_logic。 d_out:out std_logic)。 end ponent fenpin。 ponent square is port(clk,clr:in std_logic。 q:out integer range 0 to 255)。 end ponent square。 ponent delta is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end ponent delta。 ponent sin is port(clk,clr:in std_logic。 d:out integer range 0 to 255)。 end ponent sin。 ponent ladder is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end ponent ladder。 ponent select4_1 is port(sel:in std_logic_vector(1 downto 0)。 d0,d1,d2,d3:in std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。 end ponent select4_1。 signal square :std_logic。 signal delta :std_logic。 signal sin :std_logic。 17 signal ladder :std_logic。 signal d0 :std_logic_vector(7 downto 0)。 signal d1 :std_logic_vector(7 downto 0)。 signal d2 :std_logic_vector(7 downto 0)。 signal d3 :std_logic_vector(7 downto 0)。 begin wen1: fenpin port map(d_mode=d_mode,clk=clk, d_out=square,d_out= delta, d_out= sin, d_out= ladder)。 wen2: square port map(clr=resel,clk= square, q= d0)。 wen3: delta port map(resel =resel,clk= delta, q= d1)。 wen4: sin port map(clr=resel,clk= sin, q= d2)。 wen5: ladder port map(resel =resel,clk= ladder, q= d3)。 wen6: select4_1 port map(sel = sel, d0= d0, d1= d1, d2= d2,d3=d3, q=q)。 end behav。 RTL： 新建一工程，加載上述模塊，利用 頂層模塊 法生成整體多波形信號(hào)發(fā)生器。整體 RTL 圖如圖 13所示： 圖 13 整體多波形信號(hào)發(fā)生器 RTL 圖 18 整體多波形信號(hào)發(fā)生器仿真如圖 14所示： 圖 14 整體多波形信號(hào)發(fā)生器仿真圖 其中， d_mode【 3..0】 為數(shù)控分頻輸入端， 接四個(gè)開(kāi)關(guān) 用來(lái) 產(chǎn)生 預(yù)制分頻數(shù)，分頻后得到不同頻率的脈沖， sel【 1..0】 為數(shù)據(jù)選擇器的選擇輸入端，接兩個(gè)開(kāi)關(guān)，輸入 不同數(shù)據(jù)，選擇四種波形中的一種輸出， clk是原始脈沖輸入端， reset為復(fù)位端，接一按鍵，按下時(shí)產(chǎn)生復(fù)位，回到初始狀態(tài)；q【 7..0】 是數(shù)據(jù)選擇器的輸出端，輸出被選中的波形送至 DA轉(zhuǎn)換器。 19 5 小結(jié)及體會(huì) 通過(guò)這次 課程設(shè)計(jì) ，我 全面熟悉、掌握 VHDL語(yǔ)言 的 基本知識(shí)， 掌握利用 VHDL語(yǔ)言對(duì) 信號(hào)發(fā)生器的編程 和時(shí)序邏輯電路編程，把編程和實(shí)際結(jié)合起來(lái)， 熟悉編制和調(diào)試程序的技巧，掌握分析結(jié)果的若干有效方法，進(jìn)一步提高動(dòng)手能力，培養(yǎng)使用設(shè)計(jì)綜合電路的能力，養(yǎng)成提供文檔資料的習(xí)慣和規(guī)范編程 的思想。 同時(shí) 通過(guò)此次實(shí)驗(yàn)，使我對(duì) Quartus II 軟件 的使用有了更深刻的了解。 在設(shè)計(jì)的過(guò)程中，也遇到了很多問(wèn)題，在同學(xué)和指導(dǎo)老師的幫助下，都一一得到了解決。從選題到定稿，從了解到熟悉，用了大概一個(gè)星期的時(shí)間，在這段時(shí)間內(nèi)，苦惱、思考、喜悅、收獲，感受頗多。當(dāng)然此次設(shè)計(jì)也體現(xiàn)出我平時(shí)學(xué)習(xí)中有許多不足和欠缺之處，此后需通過(guò)學(xué)習(xí)來(lái)查漏補(bǔ)缺。 20 6 參考文獻(xiàn) [1]李翠華 . 信號(hào)發(fā)生器的設(shè)計(jì) [J]. 科技廣場(chǎng) , 2020 [2]申彥春 , 王歡 , 梁延 貴 . 基于 FPGA的信號(hào)發(fā)生器的設(shè)計(jì) [J]. 唐山學(xué)院學(xué)報(bào) , 2020 [3]劉皖 , 何道軍 , 譚明 . FPGA 設(shè)計(jì)與應(yīng)用 [M]. 北京清華大學(xué)出版社 , 2020 [4]趙雅興 . FPGA原理設(shè)計(jì)與應(yīng)用 [M]. 天津大學(xué)出版社 , 1999 [5]余勇 , 鄭小林 .基于 FPGA的 DDS正弦信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn) [J].電子器件 , 2020 [6]田耘 ,徐文波 . Xilinx FPGA 開(kāi)發(fā)實(shí)用教程 [M]. 北京 : 清華大學(xué)出版社 , 2020
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