多功能信號發(fā)生器的設(shè)計_畢業(yè)設(shè)計(編輯修改稿)
2024-10-06 16:58 本頁面
【文章內(nèi)容簡介】 :std_logic。 begin if full39。event and full=39。139。 then t2:=not t2。 if t2=39。139。 then d_out=39。139。 。 else d_out=39。039。 end if。 end if。 end process p_div。 end behav。 頻率為 1MHz 的分頻波形圖： 9 其生成元器件如圖 2所示： 圖 2 數(shù)控分頻器器件生成圖 產(chǎn)生方波，是通過交替送出全 0和全 1實(shí)現(xiàn)，每 32 個時鐘翻轉(zhuǎn)一次。其 VHDL代碼如下： library ieee。 use 。 entity square is port(clk,clr:in std_logic。 q:out integer range 0 to 255)。 end square。 architecture one of square is signal a:bit:=39。039。 begin process(clk,clr) variable t:integer range 0 to 31。 begin if clr=39。039。 then a=39。039。 elsif clk39。event and clk=39。139。 then if t31 then t:=t+1。 else t:=0。 a=not a。 end if。 end if。 end process。 process(clk,a) begin if clk39。event and clk=39。139。 then 10 if a=39。139。 then q=255。 else q=0。 end if。 end if。 end process。 end one。 其仿真波形如圖 3所示： 圖 3 方波仿真圖 其生成元器件如圖 4所示： 圖 4 方波元器件生成圖 該模塊產(chǎn)生的三角波以 64個時鐘為一個周期，輸出 q每次加減 8。其 VHDL代碼如下： library ieee。 use 。 use 。 entity delta is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end delta。 architecture delta_arc of delta is begin 11 process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 variable a:std_logic。 begin if reset=39。039。 then tmp:=00000000。 elsif clk39。event and clk=39。139。 then if a=39。039。 then if tmp=11111110 then tmp:=11111111。 a:=39。139。 else tmp:=tmp+39。139。 end if。 else if tmp=00000001 then tmp:=00000000。 a:=39。039。 else tmp:=tmp39。139。 end if。 end if。 end if。 q=tmp。 end process。 end delta_arc。 其仿真波形如圖 5所示： 圖 5 三角波仿真圖 其生成元器件如圖 6所示： 12 圖 6 三角波元器件生成圖 該模塊產(chǎn)生以 64個時鐘為一個周期的正弦波。其 VHDL代碼如下： library ieee。 use 。 use 。 entity sin is port(clk,clr:in std_logic。 d:out integer range 0 to 255)。 end sin。 architecture sin_arc of sin is begin process(clk,clr) variable tmp:integer range 0 to 63。 begin if clr=39。039。 then d=0。 elsif clk39。event and clk=39。139。 then if tmp=63 then tmp:=0。 else tmp:=tmp+1。 end if。 case tmp is when 00=d=255。 when 01=d=254。 when 02=d=252。 when 03=d=249。 when 04=d=24
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