【導讀】立進行研究所完成。畢業(yè)論文（設計）中凡引用他人已經(jīng)發(fā)表或未發(fā)表的。成果、數(shù)據(jù)、觀點等，均已明確注明出處。方案1、基于單片機的交通節(jié)點控制系統(tǒng)的設計。城市發(fā)展了，人民生活水平不斷提高，城市里的車也越來越多，這使得城市。帶來了許多不便。為了緩解城市的交通擁堵問題，特別是交通交叉路口擁堵問題，那么。研究一個更加智能、先進的交通燈控制系統(tǒng)就顯得非常有必要。通過對系統(tǒng)進行詳細結構分析，采用層次化的設計。方法，給出模塊的VHDL程序，再利用Quatusц軟件對程序進行仿真分析。用及描述方法等多方面進行優(yōu)化設計。

　　

【正文】 0100010。 when011001=djs45s=00100001。 when011010=djs45s=00100000。 when011011=djs45s=00011001。 when011100=djs45s=00011000。 when011101=djs45s=00010111。 when011110=djs45s=00010110。 when011111=djs45s=00010101。 when100000=djs45s=00010100。 when100001=djs45s=00010011。 when100010=djs45s=00010010。 when100011=djs45s=00010001。 when100100=djs45s=00010000。 when100101=djs45s=00001001。 when100110=djs45s=00001000。 when100111=djs45s=00000111。 when101000=djs45s=00000110。 when101001=djs45s=00000101。 when101010=djs45s=00000100。 when101011=djs45s=00000011。 when101100=djs45s=00000010。 when101101=djs45s=00000001。 貴州大學本科畢業(yè)論文（設計） 第 24 頁 when others=djs45s=00000000。 end case。 end process。 end architecture a。 上面 VHDL 程序經(jīng)過 QuartusII 軟件仿真，得到如下仿真圖： 圖 45s定時、倒計時模塊仿真圖 仿真分析，如上圖 10 仿真圖可 以看出，當給 CLK 一個高電平時，南北車道的使能控制信號 EN45A 也處于高電平 1時，輸出顯示端倒計時顯示 djs45s 顯示的就為南北方向車道的綠燈亮的 45s倒計時時間。東西車道使能控制信號處于低電平，不啟動，東西方向綠燈處于熄滅狀態(tài)。仔細觀察輔助線位置，可以發(fā)現(xiàn)仿真有一定的延遲，當 clk 處于高電平上升沿時，輸出應該同時對應 45s 開始倒計時。在這里延遲可能是軟件的問題，有可能是線路問題，在此我就不做具體的分析論證了。 下圖 QuartusII 軟件生成定時、倒計時模塊器件 圖 45s定時、倒計時模塊生成器件 貴州大學本科畢業(yè)論文（設計） 第 25 頁 左轉藍色指示燈（ Turn left） 10s 定時、倒計時模塊主要控制左轉藍色指示燈的顯示時間。從 djs10s 端口輸出到顯示控制模塊的端口，南北方向車道使能控制信號EN10A 作用為控制南北方向的 10s 左轉藍色指示燈是否處于亮的狀態(tài)、東西方向車道的使能信號 EN10B 作用為控制東西方向的左轉藍色指示燈是否處于亮的狀態(tài)。其 VHDL 程序如下： library ieee。 use 。 use 。 entity tlds10s is port (clk,EN10A,EN10B:in std_logic。 djs10s:out std_logic_vector(7 downto 0))。 end entity tlds10s。 architecture a of tlds10s is signal t4b:std_logic_vector(3 downto 0)。 begin process(clk, EN10A,EN10B) begin if(clk39。event and clk=39。139。) then if EN10A=39。139。or EN10B=39。139。 then t4b=t4b+1。 else t4b=0000。 end if。 end if。 end process。 process(t4b) begin case t4b is when0001=djs10s=00010000。 when0010=djs10s=00001001。 when0011=djs10s=00001000。 貴州大學本科畢業(yè)論文（設計） 第 26 頁 when0100=djs10s=00000111。 when0101=djs10s=00000110。 when0110=djs10s=00000101。 when0111=djs10s=00000100。 when1000=djs10s=00000011。 when1001=djs10s=00000010。 when1010=djs10s=00000001。 when others=djs10s=00000000。 end case。 end process。 end architecture a。 程序仿真結果如下圖： 圖 、倒計時模塊仿真圖 仿真分析，看上 圖 12 仿真圖，可以清晰當 CLK 處于高電平時， EN10A 處于高電平時，南北方向車道的左轉藍色指示燈亮，顯示藍色左轉燈倒計時 10S 時間。 EN10B 處于低電平，東西方向車道藍色左轉燈處于熄滅狀態(tài)。當 clk 處于高電平上升沿時，輸出開始 10S 倒計時，再來一個上升沿，倒計時就輸出顯示下一秒?？瓷厦孑o助線位置，輸出結果與 clk 的輸入存在一定的延遲。 程序經(jīng)過 QuartusII 軟件生成左轉藍色指示燈定時、倒計時模塊器件，如下圖： 貴州大學本科畢業(yè)論文（設計） 第 27 頁 圖 、倒計時模塊器件 黃燈（ yellow） 3秒定時、倒計時模塊主要控制黃燈燈的顯示時間。從 djs3s 端口輸出到顯示控制模塊的端口，南北方向車道使能控制信號 EN3A 作用為控制南北方向的3s黃燈是否處于亮的狀態(tài)、東西方向車道的使能信號 EN3B 作用為控制東西方向的黃燈是否處于亮的狀態(tài)。其 VHDL 程序如下： library ieee。 use 。 use 。 entity ydds3s is port (clk,EN3A,EN3B:in std_logic。 djs3s:out std_logic_vector(7 downto 0))。 end entity ydds3s。 architecture a of ydds3s is signal t3b:std_logic_vector(1downto 0)。 begin process(clk, EN3A,EN3B) begin if(clk39。event and clk=39。139。) then if EN3A=39。139。or EN3B=39。139。 then t3b=t3b+1。 else t3b=00。 貴州大學本科畢業(yè)論文（設計） 第 28 頁 end if。 end if。 end process。 process(t3b) begin case t3b is when01=djs3s=00000011。 when10=djs3s=00000010。 when11=djs3s=00000001。 when others=djs3s=00000000。 end case。 end process。 end architecture a。 上面程序仿真結果圖如下： 圖 3s定時、倒計時模塊仿真圖 仿真分析：如圖 14，當 CLK 處于高電平， EN3A 處于高電平時，表示南北方向車道的黃燈啟動，處于閃爍狀態(tài)， djs3s 輸出端倒計時時間依次顯示為 3s， 2s,1s。 ENA3B處于低電平，東西方向車道黃燈不啟動。如圖輔助線位置處， clk 為第三個高電平上升沿，對應輸出應為 01,即 3秒倒計時還剩 1 秒，故可以看 出仿真中出現(xiàn)延遲大約 秒。 軟件自動生成黃燈（ yellow） 3秒定時、倒計時模塊器件如下圖： 貴州大學本科畢業(yè)論文（設計） 第 29 頁 圖 （ yellow） 3秒定時、倒計時模塊器件 顯示控制電路模塊設計 本模塊的功能主要是接收來自定時電路的數(shù)據(jù)，然后在經(jīng)過處理傳送到譯碼顯示電路和信號燈控制電路。顯示控制電路模塊的 VHDL 程序如下： library ieee。 use 。 use 。 entity kzzb is port(EN45A,EN10A,EN3A,EN58A:in std_logic。 EN45B,EN10B,EN3B,EN58B:in std_logic。 xsin45,xsin58:in std_logic_vector(7 downto 0)。 xsin10,xsin3:in std_logic_vector(7 downto 0)。 djsA,djsB:out std_logic_vector(7 downto 0))。 end entity kzzb。 architecture a of kzzb is begin 貴州大學本科畢業(yè)論文（設計） 第 30 頁 process(EN58A,EN58B,EN45A,EN45B,EN10A,EN10B,EN3A,EN3B) begin if EN45A=39。139。 then djsA=xsin45(7 downto 0)。djsB=xsin58(7 downto 0)。 elsif EN10A=39。139。 then djsA=xsin10(7 downto 0)。djsB=xsin58(7 downto 0)。 elsif EN3A=39。139。 then djsA=xsin3(7 downto 0)。djsB=xsin58(7 downto 0)。 elsif EN58A=39。139。 then djsA=xsin58(7 downto 0)。djsB=xsin45(7 downto 0)。 elsif EN45B=39。139。 then djsA=xsin58(7 downto 0)。djsB=xsin45(7 downto 0)。 elsif EN10B=39。139。 then djsA=xsin58(7 downto 0)。djsB=xsin10(7 downto 0)。 elsif EN3B=39。139。 then djsA=xsin58(7 downto 0)。djsB=xsin3(7 downto 0)。 elsif EN58B=39。139。 then djsA=xsin45(7 downto 0)。djsB=xsin58(7 downto 0)。 end if。 end process。 end architecture a。 上面 VHDL 程序經(jīng)過軟件仿真圖如下： 貴州大學本科畢業(yè)論文（設計） 第 31 頁 圖 仿真分析，如上圖 16我們可以看出，當使能控制信號 EN58B 和 EN10A 同時接收到的是高電平時，即南北方向的左轉藍色指示燈處于亮的工作狀態(tài)，且同時東西方向的紅燈處于亮的工作狀態(tài)。則顯示控制電路模塊接收到來自定時模塊輸入 xsin58 和 xzin10的時間數(shù)據(jù)，分別從 46 秒和 1 秒開始顯示，然后再 分別的將接收的數(shù)據(jù)處理輸出到譯碼電路模塊 djsB 和 djsA 分別對應譯碼顯示 46 和 01。在觀察輔助線，可以 看出輸出結果和輸入有一定的延時。 貴州大學本科畢業(yè)論文（設計） 第 32 頁 圖 譯碼顯示電路模塊設計