【導(dǎo)讀】設(shè)計(jì)和論文的撰寫工作。論文結(jié)構(gòu)完整，各部分符合論文的寫作規(guī)范，論述。比較充分，條理也很清晰。該生查閱大量文獻(xiàn)資料，全面收集相關(guān)材料。完成了任務(wù)書中所要求全部內(nèi)容，編程調(diào)試能力有了較大。本論文達(dá)到了本科畢業(yè)生的基本要求，同意參加答辯。本次畢業(yè)設(shè)計(jì)確立乘法器為論。文立題可以進(jìn)一步掌握EDA技術(shù)，更好的研究EDA的功能和實(shí)際作用，具有很大的現(xiàn)實(shí)意義。隨后進(jìn)行加法器設(shè)計(jì)，描述了設(shè)計(jì)的基本方法，講解了加法器的工作原理。了解EDA基本知識(shí)，學(xué)習(xí)相關(guān)應(yīng)用軟件，進(jìn)行課題設(shè)計(jì)。在靜態(tài)數(shù)碼管顯示加數(shù)、被加數(shù)。開發(fā)的成本，又受到實(shí)驗(yàn)工作場地及儀器設(shè)備的限制。的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。進(jìn)了EDA技術(shù)的迅速發(fā)展?，F(xiàn)在對EDA的概念或范疇用得很寬。天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。

　　

【正文】 與 1 取并為 1,1與 0 取并為 0,1 與 0 取并為 0, 0、 0 取或?yàn)?1，及得到進(jìn)位結(jié)果也是 1） c0 = (a(0) and b(0)) or (a(0) and ci) or (b(0) and ci)。 同上，高進(jìn)位取 a、 b 最高位之和的進(jìn)位即可： co = (a(3) and b(3)) or (a(3) and c2) or (b(3) and c2)。 舉例： ci=0 ， a=0101(=5 ）， b=1001(=9) ， s=1110(=14) ， 從 最 低 位 看起， ,s(0)=0xor1xor1=0,c0=(0and 1) or(0and1)or(1and 1)=1,以此類推，即可得到 s 的值。 使用 QuartusII軟件編寫程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY ADDER4B IS PORT(C4:IN STD_LOGIC。 A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S4: OUT 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 19 STD_LOGIC_VECTOR(3 DOWNTO 0)。 CO4: OUT STD_LOGIC)。 END ENTITY ADDER4B。 ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0)。 BEGIN A5=39。039。amp。A4。 B5=39。039。amp。B4。 S5=A5+B5+C4。 S4=S5(3 DOWNTO 0)。 CO4=S5(4)。 END ARCHITECTURE ART。 本章小結(jié) 本章主要介紹各個(gè)加法器對于 EDA 的而編寫的程序。 在整個(gè)畢業(yè)設(shè)計(jì)中耗費(fèi)時(shí)間比較長，主要原因在于 EDA 平臺(tái)軟件設(shè)置以及應(yīng)用編程語句的生疏。對于使用QuartusII 軟件，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、 AHDL、和 VHDL 我們完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。通過本章的設(shè)計(jì)，鞏固并進(jìn)一步了解到了 QuartusII 的基本 特點(diǎn)。對今后的設(shè)計(jì)思路提供了良好地設(shè)計(jì)想法。 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 20 第 4章 仿真與 調(diào)試 一位全加器仿真 與調(diào)試 1. 半加器的功能仿真與時(shí)序仿真： 圖 41 半加器功能仿真結(jié)果 圖 42 半加器時(shí)序仿真結(jié)果 由以上兩個(gè)功能仿真與時(shí)序仿真對比可以看到，在功能仿真圖中，輸入到輸出是不考慮器件及電路延時(shí)的情況下的功能上的仿真驗(yàn)證。通過功能仿真結(jié)果可以看到所設(shè)計(jì)電路是達(dá)到預(yù)想要求，實(shí)現(xiàn)了半加器的功能。而時(shí)序仿真 是在將設(shè)計(jì)適配到芯片后的仿真驗(yàn)證 ，考慮有延時(shí)情況下的結(jié)果 ， 從而可有效地分析出設(shè)計(jì)中的競爭和冒險(xiǎn) ，一般接近最后作出的硬件結(jié)果。明顯的可以看出輸出到輸入是存在延時(shí)，因?yàn)槭羌{秒級(jí)單位的，所以在波形上有直觀的表現(xiàn)。 2. 全加器的功能仿真與時(shí)序仿真： 圖 43全加器功能仿真 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 21 圖 44全加器時(shí)序仿真 同樣，由以上兩個(gè)功能仿真與時(shí)序仿真對比可以看到，與半加器得到的結(jié)果相似之處，在功能仿真圖中，得到的輸出波形結(jié)果是正確的，實(shí)現(xiàn)了全加器的功能。而時(shí)序仿真是存在明顯的延時(shí)，可以看出輸出到輸入不像功能仿真那么理想，在納秒級(jí)單位的情況下可以明顯看到波形的差距，存在著延時(shí)導(dǎo) 致的毛刺。 四位加法器仿真 圖 45 四位加法器仿真 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 22 圖 46 四位加法器仿真 adder4_3： 圖 47 四位加法器仿真 仿真結(jié)果及分析： 圖 48 四位加法器 結(jié)果分析仿真圖 5+9=14，所以 co=0， s=14；仿真結(jié)果符合 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 23 13+9=22，所以 co=1， s=6；仿真結(jié)果符合 8+9=17，所以 co=1， s=1；仿真結(jié)果符合 8+15=23，所以 co=1， s=7；仿真結(jié)果符合 15+0=15，所以 co=0， s=15；仿真結(jié)果符合 根據(jù)以上計(jì)算和由波形圖得到的結(jié)果可分析得， 仿真的結(jié)果同所設(shè)計(jì)的硬件語言吻合，該設(shè)計(jì)是正確的。 圖 49 四位加法器仿真結(jié)果分析圖 13+2=15，所以 co=0， s=15；仿真結(jié)果符合 7+10=17，所以 co=1， s=1；仿真結(jié)果符合 11+5=16，所以 co=1， s=0；仿真結(jié)果符合 根據(jù)以上計(jì)算和由波形圖得到的結(jié)果可分析得，仿真的結(jié)果同所設(shè)計(jì)的硬件語言吻合，該設(shè)計(jì)是正確的。 圖 410 四位加法器仿真結(jié)果分析圖 ci=1， 14+13+1=28，所以有進(jìn)位 co=1， s=2816=12；仿真結(jié)果正確 ci=0， 7+5=12，沒有進(jìn)位 co=0， s=12；仿真結(jié)果正確 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 24 ci=0， 3+2=6，沒有進(jìn)位 所以 co=0， s=6；仿真結(jié)果正確 ci=1,0+0+1=1，沒有進(jìn)位，所以 co=0， s=1；仿真結(jié)果正確 本章小結(jié) 本章主要介紹關(guān)于各種加法器程序的仿真和延時(shí)仿真的波形圖。 進(jìn)行仿真時(shí)，發(fā)現(xiàn)只能顯示被乘數(shù)和乘積而無法顯示乘數(shù)，該問題又讓我檢查了很長時(shí)間，后來自己一步 一 步仔細(xì)分析查找，終于發(fā)現(xiàn)原來是整體電路原理圖中一根線不小心連 接 錯(cuò)了，經(jīng)改正后，顯示結(jié)果恢復(fù)正常。 在進(jìn)行整體編譯時(shí)，出現(xiàn)芯片的 邏輯資源不足而無法繼續(xù)編譯的問題。該問題困擾了我 很長時(shí)間，一開始以為是程序不精簡，但后來在同學(xué)的提醒下，發(fā)現(xiàn)原來在編譯時(shí)沒有設(shè)置軟件的優(yōu)化選項(xiàng)，從而導(dǎo)致邏輯資源不足，經(jīng)設(shè)置后問題得以解決。 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 25 第 5章 加法器延伸設(shè)計(jì) 傳播進(jìn)位加法器程序 library ieee。 use 。 entity bypass_adder is port(A,B:in std_logic_vector(27 downto 0)。 Ci:in std_logic。 Sum:out std_logic_vector(27 downto 0)。 Co:out std_logic )。 end bypass_adder。 architecture adderbehav of bypass_adder is ponent Fa is port (Pi,Gi,Ci:in std_logic。 Coi,Si:out std_logic )。 end ponent。 ponent PGNet is port(Ai,Bi:in std_logic。 Pi,Gi:out std_logic )。 end ponent。 signal P,G:std_logic_vector(27 downto 0)。 signal C:std_logic_vector(28 downto 0)。 signal BP:std_logic。 begin C(0)=Ci。 G1: for i in 0 to 27 generate l1: PGNet port map(A(i),B(i),P(i),G(i))。 end generate G1。 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 26 G2: for i in 0 to 27 generate l2:Fa port map (P(i),G(i),C(i),C(i+1),Sum(i))。 end generate G2。 BP=39。139。 when P=11111111111111111111111111111111 else 39。039。 Co=Ci when BP=39。139。 else C(8)。 end adderbehav。 傳播進(jìn)位加法器仿真 功能仿真： 圖 51 功能仿真 延時(shí)仿真： 當(dāng)通過 直接進(jìn)位網(wǎng)絡(luò)（圖中 testp 值全部為 1 時(shí)），進(jìn)位信號(hào)有一定提前，但由于計(jì)算所有的 P 值本身也需要一定時(shí)間，所以改善并不明顯。下圖中，第一個(gè)圖為 P 全 1 的情況，進(jìn)位信號(hào)延時(shí)為 ，第二個(gè)圖為普通情況，進(jìn)位信號(hào)延時(shí)為 。 圖 52 延時(shí)仿真 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 27 圖 53 延時(shí)仿真 2 線形進(jìn)位加法器設(shè)計(jì) 設(shè)計(jì)原理 將 AB 分成若干塊，子塊之間級(jí)聯(lián)，每一個(gè)子塊都預(yù)先計(jì)算好 cin=0 和 cin=1 的兩種情況下的 sum 值和 co 值，當(dāng)真正的 cin 進(jìn)入時(shí)，通過多路選擇器選擇正確的一路，從而可以通過一個(gè)計(jì)算周期完 成計(jì)算一個(gè)子塊的運(yùn)算。即通過并行加法運(yùn)算，用空間復(fù)雜度換取時(shí)間復(fù)雜度，雖然可以有效地降低延時(shí)，但犧牲了大量的空間資源。 本實(shí)驗(yàn)采用每個(gè) liner_adder_unit 子塊位長為 7bits，共 4 個(gè)子塊。子塊內(nèi)的全加器仍采用行波進(jìn)位型。 線形進(jìn)位加法器程序 library ieee。 use 。 use 。 entity liner_adder_unit is port (A: in std_logic_vector(6 downto 0)。 B: in std_logic_vector(6 downto 0)。 sum0,sum1:out std_logic_vector(6 downto 0)。 co0,co1:out std_logic )。 end liner_adder_unit 。 architecture behav of liner_adder_unit is signal ct0,ct1:std_logic_vector(7 downto 0)。 ponent fulladd is port (A: in std_logic。 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 28 B: in std_logic。 cin:in std_logic。 sumbit:out std_logic。 cout:out std_logic )。 end ponent。 begin ct0(0)=39。039。 ct1(0)=39。139。 G1: for i in 0 to 6 generate l1:fulladd port map (A(i),B(i),ct0(i),sum0(i),ct0(i+1))。 l2:fulladd port map (A(i),B(i),ct1(i),sum1(i),ct1(i+1))。 end generate G1。 co0=ct0(7)。 co1=ct1(7)。 end behav。 線形進(jìn)位加法器仿真 功能仿真： 圖 54 功能仿真 延時(shí)測定： 圖 55 延時(shí)測定 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 29 本章小結(jié) 本章主要是進(jìn)行拓展延伸，傳播進(jìn)位加法器和線形加法器的程序和仿真波形圖延時(shí)波形圖。 黑龍江東方學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 30 第 6章 心得體會(huì) 心得體會(huì) 通過一個(gè)月的查找資料我了解 了 EDA的使用及軟件 QuartusII的使用。 同時(shí)，懂得了一個(gè)課題制作的具體流程和實(shí)施方法。另外，畢業(yè)設(shè)計(jì)對 QuartusⅡ軟件的使用要求較高，從而使我能較為熟練的運(yùn)用此軟件。在設(shè)計(jì)時(shí)，采用模塊化的設(shè)計(jì)思路使得問題變的簡單明了，大大縮短了時(shí)間，降低了發(fā)生錯(cuò)誤的機(jī)侓，也便于修改和更新。 畢業(yè)設(shè)計(jì)是培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí) ,發(fā)現(xiàn) ,提出 ,分析和解決實(shí)際問題 ,鍛煉實(shí)踐能力的重要環(huán)節(jié) ,是對學(xué)生實(shí)際工作能力的具體訓(xùn)練和考察過程 . 回顧起此次 EDA 技術(shù)與 VHDL 設(shè)計(jì)的畢業(yè)設(shè)計(jì)，至今我仍感慨頗多，的確，從選題到定稿，從理論 到實(shí)踐，在這些日子里，可以說得是苦多于甜，但是可以學(xué)到很多很多的的東西，同時(shí)不僅可以鞏固了以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次畢業(yè)設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之