【導(dǎo)讀】用verilogHDl語言設(shè)計簡易電子琴。單獨從左至右按下S1-S7每個按鍵后能夠各自對應(yīng)發(fā)出“哆來咪發(fā)唆啦西”的音樂聲；按下最右邊按鍵，同時再配合按下S1-S7鍵后，發(fā)高八度的對應(yīng)音；按鍵需要進行“消抖”處理；外部輸入脈沖信號頻率為1mhz；喇叭的振動頻率不同，導(dǎo)致產(chǎn)生不同的聲音；振動頻率越低，聲音越低沉，振動頻率越高，聲音越尖銳。不同的頻率產(chǎn)生利用給定的時鐘脈沖來進行分頻實現(xiàn)。消抖的原理：按鍵默認輸入邏輯‘1’，當(dāng)有按鍵按下時對應(yīng)的輸入為邏輯‘0’，當(dāng)FPGA開始檢測到該引腳從‘1’變?yōu)椤?’后開始定時，定時時間結(jié)束后若該引腳仍然為‘0’則表示確實發(fā)生按鍵按下，否則視為抖動而不予以理會；按鍵松開過程的消抖處理和按下時原理一樣。

　　

【正文】 ut=0。state=state0。endendcaseendendmodule（2）原理圖及仿真波形自動播放模塊（1）程序設(shè)計module huanlesong(in,clk_1M,o1,o2,o3,o4,o5,o6,o7,o8,o9)。input in,clk_1M。output o1,o2,o3,o4,o5,o6,o7,o8,o9。reg o1,o2,o3,o4,o5,o6,o7,o8,o9。reg[18:0]q。reg[6:0]n。always@(posedge clk_1M)if(in==0) begin o1=0。o2=0。o3=0。o4=0。o5=0。o6=0。o7=0。o8=0。o9=0。 q=q+1。if(q==39。d200000)begin q=39。b0。n=n+1。end case(n) 39。d1:o3=1。 39。d2:o3=1。 39。d3:o4=1。 39。d4:o5=1。 39。d5:o5=1。 39。d6:o4=1。 39。d7:o3=1。 39。d8:o2=1。 39。d9:o1=1。 39。d10:o1=1。 39。d11:o2=1。 39。d12:o3=1。 39。d13:o3=1。 39。d14:o2=1。 39。d15:o2=1。 39。d16:begin o1=0。o2=0。o3=0。o4=0。o5=0。o6=0。o7=0。o8=0。o9=0。end 39。d17:o3=1。 39。d18:o3=1。 39。d19:o4=1。 39。d20:o5=1。 39。d21:o5=1。 39。d22:o4=1。 39。d23:o3=1。 39。d24:o2=1。 39。d25:o1=1。 39。d26:o1=1。 39。d27:o2=1。 39。d28:o3=1。 39。d29:o2=1。 39。d30:o1=1。 39。d31:o1=1。 39。d32:begin o1=0。o2=0。o3=0。o4=0。o5=0。o6=0。o7=0。o8=0。o9=0。end 39。d33:o2=1。 39。d34:o2=1。 39。d35:o3=1。 39。d36:o1=1。 39。d37:o2=1。 39。d38:o3=1。 39。d39:o3=1。 39。d40:o1=1。 39。d41:o2=1。 39。d42:o3=1。 39。d43:o3=1。 39。d44:o2=1。 39。d45:o1=1。 39。d46:o2=1。 39。d47:begin o9=1。o5=1。end 39。d48:o1=1。 39。d49:o3=1。 39。d50:o3=1。 39。d51:o4=1。 39。d52:o5=1。 39。d53:o5=1。 39。d54:o4=1。 39。d55:o3=1。 39。d56:o2=1。 39。d57:o1=1。 39。d58:o1=1。 39。d59:o2=1。 39。d60:o3=1。 39。d61:o2=1。 39。d62:o1=1。 39。d63:o1=1。 39。d64:begin o1=0。o2=0。o3=0。o4=0。o5=0。o6=0。o7=0。o8=0。o9=0。end 39。d65:n=0。 endcase endendmodule（2）原理圖及仿真波形二選一模塊設(shè)計（1）程序設(shè)計module xza(in,k1,k2,clk_1M,out)。input in,k1,k2,clk_1M。output out。reg out。/*initialbegink1=1。k2=1。out=0。end*/always@(posedge clk_1M)begin if(in==0) out=k2。 else out=k1。endendmodule（2）原理圖及仿真波形電子琴設(shè)計原理圖六、心得體會 雖然只有短短五天的課程設(shè)計，但是在解決各種困難的過程中也有所收獲。首先，在課程設(shè)計之前應(yīng)該做好預(yù)習(xí)，最少知道要做什么，怎么做，做到有一個大致的思路，只有知己知彼方能百戰(zhàn)百勝；而后在課程設(shè)計一開始就應(yīng)該積極調(diào)整心態(tài)，端正態(tài)度，認真聽老師的講解和要求，積極思考，不能因為在機房就分心；接著在課程設(shè)計的時候就應(yīng)該集中精力，理清思路，認真編寫程序，在編寫的過程中難免遇到許多錯誤，不管是verilogHDl語法的問題還是QuartusⅡ，積極詢問老師，達到站在巨人的肩膀上的效果，同時可以積極和周圍同學(xué)交流一些心得體會，切忌閉門造車，事倍功半。在設(shè)計過程中更應(yīng)該排除雜念，不要抱僥幸心理，要實事求是腳踏實地的一步一步做下去，因為整個工程包含的模塊至少有兩個，哪一個模塊出問題都會導(dǎo)致得不到結(jié)果，所以出現(xiàn)問題，結(jié)果不理想必須要及時解決，不能向后拖，而且在測試的時候盡量接近真實情況，不能因為仿真花費的時間長，就簡單測試這也會為后來的工作埋下隱患，比如我在設(shè)計分頻器的過程中一味求快，在測試的時候只加了讓他輸出中音“哆”的音，結(jié)果是正確的，但是后來在組合電路后結(jié)果無論加什么條件只是輸出“哆”的音，只能再改程序，一步一步從頭開始；另外設(shè)計最好是自己完成，不要照抄照搬別人的，自己的能力的不到提升也是不尊重別人的勞動成果，更是對課程涉及的褻瀆。在別人早早就完成設(shè)計后，我們應(yīng)該尋求技術(shù)上的幫助而不是尋求結(jié)果。設(shè)計過程中要平心靜氣，戒驕戒躁，有時候可能就是沒有思路，要學(xué)調(diào)整自己。課程設(shè)計過程中一次又一次的建工程，建verilog文件，bdf原理圖文件，和vwf仿真波形圖文件，一遍遍地仿真，基本能夠熟練掌握Quartus的基本操作，對verilog語言從認識到使用雖然歷經(jīng)坎坷，但是只有這樣才會有深刻的記憶，雖然仍舊有許多問題依舊是自己不了解和不能解決的，但會在以后的學(xué)習(xí)中繼續(xù)努力；本次課程設(shè)計的各個模塊中，分頻模塊和自動譜曲模塊依舊不能讓人滿意，分頻模塊由于在計數(shù)延時分頻過程中夾雜著判斷，所以不能很好的通過所設(shè)的數(shù)字達到理想的頻率，而自動譜曲模塊本來就是參考的別人的程序，在拿來自己使用的時候依舊不能實現(xiàn)長短音，而且在自己用的時候由于計數(shù)太小以至于不發(fā)不發(fā)的頻率太快，難以分辨。但總體來說，課程設(shè)計還是取得了一定成果。最后謝謝老師的幫助和指導(dǎo)