【導(dǎo)讀】師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加。而使用過的材料。均已在文中作了明確的說明并表示了謝意。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文。不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。全意識到本聲明的法律后果由本人承擔(dān)。同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位。印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。適宜于在信道中傳輸。HDB3因其具有無直流分量、較少。等特點，所以選擇了HDB3碼。本文介紹了HDB3碼的編解碼原理，分析了。Array)芯片Spartan-3E進(jìn)行HDB3編解碼電路的實現(xiàn)。通過仿真，觀察到電路。各點的仿真輸出波形與HDB3碼的理論輸出值一致。該方法可滿足實際的通信。系統(tǒng)傳輸要求，具有實際應(yīng)用價值。關(guān)鍵詞：數(shù)字基帶信號；HDB3；FPGA；

　　

【正文】 ，繪制總線時仍然采用繪制連線命令【 Add Wire】，僅僅利用網(wǎng)線命名區(qū)分總線與普通連線。總線的名稱命名格式為 BusName(X:Y)，其中 BusName 是總線名稱，“ ()”為總線表示符號， X 為 MSB， Y 為 LSB。 運用步驟 ～ 的操作方法，完成其余各部分設(shè)計，單擊 按鈕保存設(shè)計。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 25 原理圖繪制完 成后，還必須檢查錯誤。單擊繪圖工具欄中的 按鈕， ECS 自動檢查當(dāng)前原理圖。如果原理圖完全正確，則在檢錯對話框中顯示“ No errors detected”信息。如果原理圖有錯，檢錯對話框內(nèi)將羅列所有錯誤。 測試激勵與行為級功能仿真 ISE 中集成 的仿真工具主要是 HDL Bencher 測試激勵生成器，它將 VHDL、 Verilog源代碼、 ECS 原理圖等設(shè)計輸入導(dǎo)入其測試環(huán)境，根據(jù)用戶在圖形界面下編輯的測試波形，直接生成測試激勵文件，然后進(jìn)行仿真驗證。 具體方法在上面已經(jīng) 講過。不再細(xì)說。 下面各圖是各 個功能模塊的行為級仿真波形： cvhdb3 模塊 是 插入 V 碼過程 ， 對消息代碼里的連零串進(jìn)行檢測，一旦出現(xiàn) 4 個連零串的時候，就把第 4 個 “O”替換成破壞符 V，其他情況下消息代碼原樣輸出。 插入的代碼經(jīng)插 V 操作后全部轉(zhuǎn)換成雙相碼，即“ 0”變換成“ 00”，“ 1”變換成“ 01”， V 變換成“ 11”， 如圖 321 所示。 cbhdb3 模塊是在插入 V 碼的基礎(chǔ)上，當(dāng)相鄰兩個 V 碼之間 有偶數(shù)個非 “0”碼時．則把后一個 V 碼之前的第 1 個非 “0”碼后面的 “0”碼變換成 B 碼 。B 碼用“ 10”代替。 如圖 322 所示。 d_chdb3 是單雙極性變換 模塊 ， 由于硬件只能識別正電平和零電平，對 負(fù) 電平?jīng)] 法 表示， 其中就用“ 10”表示輸出正電平，“ 01”表示輸出負(fù)電平，“ 00”表示輸出為零電平。由 HDB3 碼的編碼規(guī)則發(fā)現(xiàn) V 碼的極性是正負(fù)交替的，余下的“ 1” 和 B 碼的極性也是正負(fù)交替的，且 V 碼的極性與 V 碼之前的非零碼極性一致。而 V 碼的極性與 V 碼之前的非零碼極性一致，根據(jù)這種規(guī)則最終完成 HDB3的編碼過程。如圖 323 所示。 圖 cvhdb3 模塊的功能仿真波形 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 26 圖 cbhdb3 模塊的功能仿真波形 圖 d_chdb3 模塊的功能仿真波形 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 27 第四章 基于 ISE 的綜合與 實現(xiàn) Xilinx 內(nèi)嵌的綜合工具 — XST XST 綜述 XST(Xilinx Synthesis Technology)是 Xilinx ISE 內(nèi)嵌的綜合工具。雖然 XST 與Synplify Pro 等業(yè)界流行的綜合工具相比特點并不突出，功能也不全面，但是 Xilinx 對自己的 FPGA/CPLD 內(nèi)部結(jié)構(gòu)最為了解，所以 XST 對 Xilinx 器件的支持也最為直接，更重要的是 XST 內(nèi)嵌在 ISE 中，安裝后可以直接使用。 所以使用 XST 綜合往往會得到比較滿意的結(jié)果。綜合對應(yīng)了圖 中的 Synthesize－ XST 項，其包含了 3 個子項，意義分別為：查看綜合報告、查看綜合器件的 RTL 級原理圖和檢查語法。 圖 綜合選項 XST 的輸入文件一般是 HDL 源文件，在 ISE 高級版本中， XST 已經(jīng)支持 Verilog和 VHDL 混合語言源代碼輸入： XST 的輸出文件是 NGC 網(wǎng) 表， XST 的報告文件是 Log文件。 ISE 中 XST 設(shè)計流程的綜合階段約束文件與實現(xiàn)階段約束文件的概念并不分明，綜合階段的約束條件常常通過實現(xiàn)階段的約束文件來完成。 使用 XST 的綜合流程 創(chuàng)建一個工程，根據(jù)源代碼類型設(shè)置工程屬性為 XST Verilog 或 XST VHDL 設(shè)計流程， 本設(shè)計為 XST Verilog， 器件選擇為相應(yīng)的 FPGA 器件。如圖 所示。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 28 圖 選擇 XST 設(shè)計流程 在工程資源窗 (Sources in Project)選中頂層文件，然后在當(dāng)前資源操作窗 (Processes for Current Source)選中綜合步驟 (Synthesize)，右鍵選中“ Properties”，編輯操作步驟屬性。XST 綜合屬性的設(shè)置包括綜合參數(shù)設(shè)置， HDL源代碼參數(shù)設(shè)置， Xilinx 專用參數(shù)設(shè)置，本設(shè)計的參數(shù)設(shè)置 按照圖 ～圖 所示分別 進(jìn)行 設(shè)置。 圖 設(shè)置 XST 綜合參數(shù) 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 29 圖 設(shè)置 XST HDL 源代碼參數(shù) 圖 設(shè)置 XST Xilinx 專用參數(shù) 單擊 按鈕保存綜合參數(shù)設(shè)置。在工程資源窗選中頂層文件，然后在當(dāng)前資源操作窗選中綜合步驟，單擊運行按鈕， 運行綜合。 完成 XST 綜合后，展開當(dāng)前資源操作窗的綜合步驟，雙擊“ View Synthesis Report”圖標(biāo)觀察綜合報告。雙擊“ View RTL Schematic”圖標(biāo)觀察寄存器傳輸級原理圖，分析綜合結(jié)果，如圖 所示。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 30 圖 綜合步驟完成后，分析綜合結(jié)果 雙擊“ View RTL Schematic”圖標(biāo)， ISE 自動調(diào)用原理圖編輯器 ECS 來打開綜合產(chǎn)生的寄存器傳輸級視圖，如圖 所示。 圖 XST 綜合產(chǎn)生的寄存器傳輸級視圖模塊符號 雙擊模塊符號，觀察模塊內(nèi)部邏輯結(jié)構(gòu) ，如圖 所示。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 31 圖 模塊內(nèi)部邏輯結(jié)構(gòu) 綜合后再進(jìn)行仿真 在功能仿真時是對設(shè)計輸入的功能進(jìn)行仿真，考慮的是理想化的情況，沒有門延遲，沒有布線延遲。 綜合的過程，將設(shè)計輸入編譯成由與、或、非門， RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接，即網(wǎng)表（ Netlist），并輸出 edf、 edn 等標(biāo)準(zhǔn)格式的網(wǎng)表文件。綜合后仿真把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，可估計門延時對電路帶來的影響。 圖 是綜合后的仿真波形。 圖 綜合后仿真波 形 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 32 設(shè)計用戶約束文件與實現(xiàn)結(jié)果分析 實現(xiàn)就是將綜合輸出的邏輯網(wǎng)表適配到具體 FPGA/CPLD 的過程，在 ISE 中，實現(xiàn)包括翻譯 (Translate)、映射 (Map)和布局布線 (Placeamp。Route)等 3 個步驟。實現(xiàn)涉及的工具比較多，包括約束編輯器 (Constrants Editor)、引腳與區(qū)域約束編輯器 (PACE)、時序分析器 (Timing Analyzer)、 FPGA 底層編輯器 (FPGA Editor)、 芯片觀察窗 (Chip Viewer)和布局規(guī)劃器 (Floorplanner)等。 使用 Constraints Editor 設(shè)計 UCF 文件 新建用戶約束文件 使用約束編輯器設(shè)計 UCF 文件前應(yīng)預(yù)先實現(xiàn)設(shè)計一遍，因為約束編輯器需要從NGD 文件中讀取設(shè)計的基本信息，如時鐘、寄存器、 I/O 端口等信息。具體操作是在資源管理窗中選中設(shè)計的頂層模塊“ top”，在當(dāng)前資源操作窗選中實現(xiàn) (Implement Design)步驟，單擊運行按鈕，完成工程的預(yù)實現(xiàn)。 (1) 當(dāng)工程實現(xiàn)完成后單擊新建 資源快捷按鈕，彈出新建資源對話框，選擇新建資源類型為“ Implementation Constraints File” ，新建文件名為“ top”，并直接加入到工程中，如圖 所示。 圖 新建實現(xiàn)約束文件資源 (2) 單擊 按鈕，選擇需要約束的模塊，新建 UCF 文件將與該模塊關(guān)聯(lián)。這里選擇約束目標(biāo)為頂層文件“ top”。單擊 按鈕，單擊 按鈕確認(rèn)新內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 33 建資源信息。 ISE 自動創(chuàng)建一個空的用戶約束文件。 如圖 所示。 圖 選擇約束目標(biāo) (3) 在資源管理窗選中設(shè)計的頂層模塊“ top”，展開當(dāng)前資源操作窗中的“ User Constraints”項目，選擇【 Create Timing Constraints】命令啟動約束編輯器，設(shè)計新建的空白用戶約束文件“ ”。 利用約束編輯器 設(shè)置約束屬性 約束編輯器的約束屬性分為全局約束 (Global) 、端口約束 (Ports)、高級約束(Advanced)、專用約束 (Misc)等 4 個選項卡。 使用 PACE 設(shè)計 UCF 引腳與區(qū)域約束編輯器 (PACE， Pinout and Area Constraints Editor)是從 ISE 以后新增的工具，完成 I/O 管腳和布局區(qū)域的約束。十分方便。在 PACE 的圖形化界面下可以方便 地完成 I/O 管腳位置約束， I/O Bank 約束 、指定 I/O 標(biāo)準(zhǔn)、 I/O 管腳位置禁止使用約束、 I/O 管腳電氣特性約束等與引腳相關(guān)的約束屬性設(shè)置。約束完成后， PACE 還會自動使用設(shè)計規(guī)則檢查 (DRC， Design Rule Check)進(jìn)行約束屬性的合法校驗。 PACE 的另外一個重要功能是進(jìn)行布局區(qū)域約束。 PACE 從 NGD 文件中提煉出設(shè)計的層次結(jié)構(gòu)，顯示 I/O 與外設(shè)模塊連接情況，幫助用戶在圖形界面下對設(shè)計的布局進(jìn)行調(diào)整與約束。 啟動 PACE 剛才已經(jīng)使用 Constraints Editor 進(jìn)行了時序約束，生成了 UCF 文件，這時可以直接啟動 PACE；如果一個工程里面沒有 UCF文件，首先必須新建 UCF文件，方能啟功 PACE。 在資源管理窗選中設(shè)計的頂層模塊“ top”，展開當(dāng)前資源操作窗中的“ User Constraints”項目，選擇【 Floorplan IOPreSynthesis】命令就可以啟動 PACE 進(jìn)行引腳內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 34 位置鎖定。 PACE 主要由設(shè)計層次窗 (Design Browser Window )、設(shè)計對象列表 (Design Object List Window)、器件結(jié)構(gòu)窗 (Device Architecture Window)、 引腳封裝窗 (Package Pins Window)等部分組成。 約束引腳位置。 PACE 約束引腳位置的基本方法有兩種： 第一種引腳鎖定的方法是在【 Design Object List Window】窗口雙擊信號的位置屬性(Location)選項，直接指定引腳位置。如圖 所示，使用直接指定法鎖定引腳位置。 圖 直接指定法鎖定引腳位置 第二種引腳鎖定的方法是在【 Design Object List Window】窗口選定需要約束 I/O 管 腳位置的信號，用鼠標(biāo)拖到引腳封裝窗 (Package Pins Window)的 I/O 位置。 如圖 所示，使用鼠標(biāo)拖拽法鎖定“ datain”的引腳位置。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 35 圖 鼠標(biāo)拖拽法鎖定引腳位置 引腳位置鎖定后，單擊 按鈕保存用戶約束文件，退出 PACE。 PACE 自動將剛才添加的引腳位置約束屬性附加在當(dāng)前工程目錄中的 UCF 文件后面。 實現(xiàn)步驟與實現(xiàn)結(jié)果分析 實現(xiàn) (Implement)是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進(jìn)行布局布 線，達(dá)到 在選定器件上實現(xiàn)設(shè)計的目的。從上面定義可看出，實現(xiàn)主要分為 3 個步驟：翻譯 (Translate)邏輯網(wǎng)表，映射 (Map)到器件單元與布局布線 (Placeamp。Route)。 ISE 的實現(xiàn)流程就是分為這 3 個步驟。 翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為 Xilinx 特定器件的底層結(jié)構(gòu)和硬件原語。展開綜合項目可以看到，該項目包括 3 個命令： 【 Translation Report】用以顯示翻譯步驟的報告；【 Floorplan Design】 用以啟動 Xilinx 布局規(guī)劃器 (Floorplanner)進(jìn)行手動布線 ，提高布局器效率；【 Generate PostTranslate Simulation Model】用以產(chǎn)生翻譯步驟后仿真模型，由于該仿真模型不含實際布線時延，所以有時省略此仿真步驟。 映射的主要作用是將設(shè)計映射到具體型號的器件上，展開映射項目可以看到，該項目包括如下命令：【 Map Report】 用以顯示映射步驟的報告； 【 Generate PostMap Static Timing】 產(chǎn)生映射靜態(tài)時序分析報告，啟動時序分析器 (Timing Analyzer)分析映射后靜態(tài)時序；【 Manually Placeamp。Route (FPGA Editor)】用以啟動 F