【導讀】技術(shù)含量正以驚人的速度上升。特別是隨著VHDL等硬件描述語言綜合工。GW48C+計算機組成原理實驗臺采用模塊化的系統(tǒng)結(jié)構(gòu)，本文通過。實驗平臺上，將設(shè)計的CPU電路下載到FPGA中進行硬件仿真。觀察每條指令及微指令的執(zhí)行情況，從而對計算機的原理、結(jié)構(gòu)，從部件到系統(tǒng)，直到計算機整機有一個形象的、生動的、本質(zhì)的認識?！队嬎銠C組成原理》是計算機科學技術(shù)學科的一門核心專業(yè)基礎(chǔ)課程。程的地位來說，它在先導課程和后續(xù)課程之間起著承上啟下的作用。并且可以加深對計算機的時間和空間概念的理解,增強對計算機硬件。顯然，使用大規(guī)模FPGA、EDA軟件工具和IEEE標準硬件描述語言。利用FPGA技術(shù)，在實驗中能方便靈活地設(shè)計出簡單完整的ＣＰＵ模型。ALTERA的ACEX系列FPGA產(chǎn)品具有片上EAB，可以構(gòu)成構(gòu)成各種類。的在硬件上實現(xiàn)各個功能。

　　

【正文】 00H 傳送到寄存器 IR。 ⑤ IR 中的內(nèi)容送到指令譯碼器 ID 進行譯碼。 ⑥ 譯碼結(jié)果送操作控制器（時序發(fā)生器）。 ⑦ 操作控制器識別出是一個輸入指令，于是輸出控制命令。取指令階段結(jié)束。 （ 2）執(zhí)行指令階段 CPU 的動作如下： ⑧ 操作控制器送出控制信號給輸入單元，打開輸入三態(tài)門，輸入數(shù)據(jù)送到數(shù)據(jù)總線。 ⑨ 將輸入的數(shù)據(jù)送數(shù)據(jù)寄存器 R0。至此， IN 指令執(zhí)行 完畢。 計算機組成原理課程設(shè)計 16 模型 CPU 的硬件仿真 在在硬件上進行測試時，首先要進行波形仿真，在仿真的過程中可以發(fā)現(xiàn)存在的問題，及時的進行解決，這樣可以減少在實際的硬件測試時的麻煩。給各個輸入的信號適合的激勵波形，然后開始啟動仿真。仿真波形如下： 圖 41仿真波形 （ 1） 按 1 次系統(tǒng)復位鍵 8，并置鍵 8 為高電平，使 CPU 允許正常工作； （ 2）控制開關(guān)（鍵 鍵 3）設(shè)置為 SWB、 SWA=1,1，處于程序執(zhí)行方式， 控制臺： RP （ 11） ； （ 3）通過鍵 鍵 1 輸入運算數(shù)據(jù)，如 56H， （ 4）然后每按鍵 7兩次產(chǎn)生一個 STEP單步脈沖，跟蹤機器指令和微指令程序的執(zhí)行。執(zhí)行軌跡如表所示。 表 STEP MC PC IR uA 01 018110 00 23 02 018001 00 01 03 01ED82 01 0 第一次取指 PC_B、 LDAR、 LDPC（ pc+1）、 計算機組成原理課程設(shè)計 17 2 取指令的操作碼 04 00C048 01 00 10 LDIR將指 令送入指令寄存器 05 001001 01 00 01 鍵 3，鍵 4的值被輸入 R0 06 01ED82 02 00 02 第二次取指 PC_B、 LDAR、 LDPC（ pc+1） 07 00C048 02 10 11 LDIR將指令送入指令寄存器 08 01ED83 03 10 03 和指令 00ED82的功能一樣不過這次去的是指令的地址碼 取第二條指令的地址碼 09 00E004 03 10 04 LDAR 將指令的操作嗎放入地址寄存器 10 00B005 03 10 05 內(nèi)存 0AH的值被輸入 DR2 11 01A206 03 10 06 R0的值被輸入 DR1 12 919A01 03 10 01 DR1+DR2的值被輸入 R0 13 01ED82 04 10 02 第三次取指 PC_B、 LDAR、 LDPC（ pc+1）、取指令的操作碼 14 00C048 04 20 1 LDIR將指令送入指令寄存器 計算機組成原理課程設(shè)計 18 2 15 01ED87 05 20 07 取第三條指令的地址碼 16 00E00D 05 20 15 將取出的地址碼放入地址存儲器 17 038201 05 20 01 根據(jù)地址寄存器的地址 內(nèi)存 0BH位置出現(xiàn)加法和 8AH 18 01ED82 06 20 02 第四次取指令的操作碼 19 00C048 06 30 13 將取出的指令的操作碼放入指令寄存器 20 01ED8E 07 30 16 第四次取指令的地址碼 21 00E00F 07 30 17 將取出的地址碼放入地址存儲器 22 00A015 07 30 25 根據(jù)地址寄存器的地址將 RAM中的內(nèi)容取出放到 DR1中 23 010A01 07 30 01 打開 ALU_B將數(shù)據(jù)送到總線，并打開 LED_B輸出到顯示器 24 01ED82 08 30 02 第五次取指令的操作碼 25 00C048 08 40 1 將取出的指令的操作碼放入指令寄存器 計算機組成原理課程設(shè)計 19 使用 QuartusⅡ的 InSystem Memory Content Editor了解 CPU運行情況。 ① 實驗系統(tǒng)控制選擇同上。 ② 利用 QuartusⅡ的 InSystem Memory Content Editor，將載于 FPGA中 CPU內(nèi) RAM/ROM的數(shù)據(jù)讀出。方法是從菜單選擇 Tool|InSystem Memory Content Editor，即可進入在系統(tǒng)存儲器讀寫 圖 42對 FPGA中的 ROM和 RAM進行觀察和改寫 第五章 總結(jié) 本次課程設(shè)計的題目是設(shè)計八位模型機，能夠執(zhí)行五條指令，在經(jīng)過兩周和小組成員的思考和討論終于將其設(shè)計出來，并成功在 GW48 C+平臺上實現(xiàn)。 當我看到這次課程設(shè)計的題目時，從 心里就有一種無法預(yù)知自己能否做出來的感覺，于是在拿到題目后，便把實驗指導書認真仔細的看了好幾遍，在看完之后，回頭琢磨了一下題目，分析模型機的概念，他的組成部分，這才有了一點點的頭緒，于是便給小組的各個成員分工，每一個小組成員負責自己的那一部分。4 26 01ED96 09 40 26 第五次取指令的地址碼 27 00D181 00 01 LDAD將計數(shù)器的值改為 00 計算機組成原理課程設(shè)計 20 最終各個部分組成一個有機的整體。 通過這次的課程設(shè)計，學習到了怎么去團隊合作，大家一起集思廣益，在設(shè)計的過程中總是會和班上的幾個同學好好的討論，在這個過程中又發(fā)現(xiàn)了好多的問題，當然也解決了好些問題，因為從來就沒有設(shè)計過，以前所做的實驗，書本上都會做詳細的講解，而且做的 只是其中的一個部分，這次所面對的是一個綜合性的設(shè)計。當然挖掘了我的思維，這次課設(shè)讓我將計算機組成原理這門課程的知識全部都調(diào)用了起來，讓我對計算機的控制原理和控制的過程有了深刻的認識和理解，同時也掌握了在設(shè)計一個模型機的基本的步驟和過程，加強了自己的動手能力，為以后的學習和工作打下良好的基礎(chǔ)。 [1] 白中英 主編 .《數(shù)字邏輯與數(shù)字系統(tǒng) 第四版科學出版社 .2020 [2] 白中英 主編 .《計算機組成原理》 科學出版社 .2020 [3] 潘松 主編 .《現(xiàn) 代計算機組成原理》 科學出版社 . 2020 [4] 胡景春 主編 .《計算機組成結(jié)構(gòu)實驗教學指導》 南昌航空大學 .2020 計算機組成原理課程設(shè)計 21 附錄 計算機組成原理課程設(shè)計 22 附圖一 三個寄存器控制電路 附圖二 三個工作寄存器 附圖三 A字段 38 譯碼器 計算機組成原理課程設(shè)計 23 附圖四 B 字段 38 譯碼器 附圖五 C 字段 38 譯碼器 附圖六 微指令控制器 計算機組成原理課程設(shè)計 24 附圖七 微地址寄存器 附圖八 頂層設(shè)計圖