【導(dǎo)讀】DC綜合實(shí)驗(yàn)指導(dǎo)書。計(jì)算機(jī)與信息工程學(xué)院

　　

【正文】 GRM_CNT 3. 選擇 Edit Group 原始分區(qū) 重分區(qū) 31 4. 輸入新的設(shè)計(jì)名 NEW_PC 5. 輸入單元名： I_NEW_PC 6. 點(diǎn)擊 OK 注意：一個(gè)標(biāo)明為 NEW_PC 的“ box” 取代前兩個(gè)已選擇的單元 7. 進(jìn)入“ I_NEW_PC（ NEW_PC 設(shè)計(jì)）”的原理視圖，并確定你正在 NEW_PC 原理視圖處，同時(shí)注意到 DA 窗口的底部已經(jīng)改為 I_NEW_PC 實(shí)例 8. 選擇單元 “ I_PRGRM_DECODE” 和 “ I_PRGRM_CNT” 9. 選擇 Edit Ungroup 10. 點(diǎn)擊 ok 任務(wù) 3 編輯分析結(jié)果 1. 進(jìn)入 PRGRM_CNT_TOP 的符號(hào)視圖或原理圖視圖區(qū)，查看 DA 窗口的底部，保證當(dāng)前的設(shè)計(jì)是“ PRGRM_CNT_TOP” 2. 執(zhí)行腳本文件 scripts 目錄下的 文件 3. 在 PRGRM_CNT_TOP 設(shè)計(jì)中執(zhí)行設(shè)計(jì)優(yōu)化（編輯）命令 4. 產(chǎn)生帶 有所有違約的約束報(bào)告 5. 選擇 File Quit 6. 如果不再使用此設(shè)計(jì)，可以點(diǎn)擊“ OK”推出 DA，沒必要保存該設(shè)計(jì) 32 復(fù)習(xí)題 題 1. 在原代碼中正確的分區(qū)一個(gè)設(shè)計(jì)，為什么是重要的？ ………………………………………………………………………………………… 題 2. 不解組整個(gè)層和編譯一個(gè)展開的設(shè)計(jì)的一個(gè)原因是什么？ …………………………………………………………………………………………題 3. 怎樣使用 dc_shell 命令中 group 和 ungroup 對(duì) PRGM_DECODE 和PRGRM_CNT 進(jìn)行重新分區(qū)？ Current_design: Group: Current_design: Ungroup: …………………………………………………………………………………………題 4. 從一個(gè)好的分區(qū)中你可以得到哪 3 個(gè)有利的優(yōu)化結(jié)果？ …………………………………………………………………………………………題 5. 在 RTL 代碼中怎樣進(jìn)行分區(qū)？ …………………………………………………………………………………………題 6. 列出兩條分區(qū)原則，以便加快編譯速度？ …………………………………………………………………………………… ……題 7. 列出一條分區(qū)原則，有助于簡化設(shè)計(jì)約束？ ………………………………………………………………………………………… 33 4 評(píng)價(jià)代碼風(fēng)格 實(shí)驗(yàn)?zāi)康模? ? 評(píng)估一個(gè)帶有 if 語句的代碼實(shí)例 ? 檢查循環(huán)和資源分配 34 實(shí)驗(yàn)四 A 的流程圖： IF語句 在 UNIX 中，打開 source/vhdl/ 或者 source/verilog/ 列出問題清單并畫出“硬件” 讀入設(shè)計(jì) 編譯連接設(shè)計(jì) 產(chǎn)生面積報(bào)告并高亮最大路徑 對(duì) IF_BEST 重復(fù)以上步驟 對(duì) IF_GOOD 重新編碼以便用來比較設(shè)計(jì) 自選評(píng)價(jià) source/vhdl/ 或者 source/verilog/i case_best..v 注意 ： 使用 case 語句（在 Verilog 中帶有平行 case 指令）可能是編寫這個(gè)設(shè)計(jì) 最清楚、最安全的方式 35 練習(xí) 4A 的工作區(qū) 答案附在本實(shí)驗(yàn)?zāi)┪? 問題一：陳述你在 IFBAD 中發(fā)現(xiàn)的問題 問題二：畫出 IFBAD 中描述的硬件 問題三：：畫出 IFBEST 中描述的 硬件 36 實(shí)驗(yàn)四 A 的結(jié)果表格 每個(gè)設(shè)計(jì)編譯之后填寫結(jié)果 IFBAD 和 IFBEST 的 Verilog 代碼 37 IFBAD 和 IFBEST 的 VHDL 代碼 38 任務(wù) 1 編譯 IFBAD 1. 在一個(gè)文本編輯器中打開 source/vhdl/ 或者 source/verilog/ 2. 在前面的工作區(qū)頁面中列出代碼類型的問題 并畫出代碼描述的硬件 3. 在 DA 中選擇 File ==Read 4. 雙擊 source 路徑，接著點(diǎn) VHDL 或 Verilog 5. 選擇 (hd) 6. 選擇 OK 7. 進(jìn)入原理圖視圖，檢驗(yàn) GTECH 結(jié)構(gòu)與你的源代碼分析的匹配 8. 在 IFBAD 設(shè)計(jì)中執(zhí)行設(shè)計(jì)優(yōu)化（編譯） 9. 進(jìn)入在 IFBAD 設(shè)計(jì)中沒有約束， DC 將僅僅設(shè)計(jì)優(yōu)化到最小面積 39 10. 選擇 Analysisi ==Report 11. 在報(bào)表窗口中選擇 Area 并點(diǎn)擊 Apply 12. 記錄結(jié)果表中的面積信息 13. 做完評(píng)估報(bào)告后點(diǎn)擊 Cancel 14. 用鼠標(biāo)左鍵選擇輸出端 ，接著選擇 Analysis Highlight Max Path Max Path 記錄結(jié)果報(bào)表中路徑值信息，然后關(guān)掉路徑時(shí)間表窗口 15. 如果你不想重新編碼 IFBAD，回到第一步并用 (hd)重復(fù)練習(xí)，否則做任務(wù)二 任務(wù) 2 重新編碼 IFBAD 1. 首先將 (hd) 復(fù)制為 (hd) 2. 在文本編輯器中打開文件 (hd) 3. 重命名設(shè)計(jì)，將 module 或 entity 名改為 IFGOOD 4. 根據(jù)練習(xí)工作區(qū)（幾頁前）你記錄的問題，對(duì) IFGOOD 重新編碼以糾正這些問 題 閱讀 IFGOOD 設(shè)計(jì)（繼續(xù)讓 IFBAD 在 DA 的內(nèi)存中） 用一個(gè)正式的等價(jià)檢查器比較這兩個(gè)設(shè)計(jì)，在命令窗口中鍵入下面的命令： 40 DC 嵌入的標(biāo)準(zhǔn)檢驗(yàn)器非常簡單，不能用于產(chǎn)品生產(chǎn)。推薦使用正式的檢驗(yàn)器 5. 核實(shí)成功的比較，說明你的代碼在功能上等效于原始代碼 如果比較設(shè)計(jì)的命令失敗，對(duì) IFGOOD 重新編碼，因?yàn)槟阋呀?jīng)改變了設(shè)計(jì)的功能行為。 6. 對(duì)設(shè)計(jì)進(jìn)行編譯，并將面積與最大路徑填到結(jié)果表中 7. 使用 Remove all Designs 菜單（前面的實(shí)驗(yàn)中生成的）清楚 DA 內(nèi)存 （ Setup ==Scripts ==Remove all Designs ） 41 復(fù)習(xí)題 問題 4：為什么 CASE_VEST 是對(duì)這個(gè)設(shè)計(jì)編碼的最好的方式？ 問題 5： 下面這兩個(gè)說明功能十分等效？ 42 實(shí)驗(yàn) 4B 流程圖：循環(huán)語句 在 UNIX 中，打開 source/vhdl/ 或者 source/verilog/ 列出問題清單并畫出“硬件” 讀入設(shè)計(jì) 編譯連接設(shè)計(jì) 產(chǎn)生面積報(bào)告并高亮最大路徑 對(duì) LOOP_BEST 重復(fù)以上步驟 自選 對(duì) IF_GOOD 重新編碼以便用來比較設(shè)計(jì) 43 實(shí)驗(yàn)四 A 的結(jié)果表格 當(dāng)你高亮顯示 Max Path 到輸出端口 ADDR 時(shí)，將得到五個(gè)路徑值，每個(gè)終結(jié)斷點(diǎn)一個(gè)。 選擇最大的一個(gè)并記錄路徑數(shù) 44 的 Verilog 代碼 45 的 Verilog 代碼 46 的 VHDL 代碼 47 的 Verilog 代碼 48 練習(xí) 4B的工作區(qū) 答案附在本實(shí)驗(yàn)之后 問題六：描述你在 LOOP_BAD 中發(fā)現(xiàn)的編碼風(fēng)格的問題 問題七：畫出 LOOP_BAD 中描述的硬件 問題八： LOOP_BAD 中有時(shí)序器件還是單純的組合電路？ 問題九：在 LOOP_BAD 編碼中描述了多少加法器和多路轉(zhuǎn)換開關(guān)？ 問題十：描述你在 LOOP_BETTER 中發(fā)現(xiàn)的問題 49 問題十一：畫出 LOOP_BETTER 設(shè)計(jì)中描述的硬件 問題十二：畫出 LOOP_BEST 設(shè)計(jì)中描述的硬件 50 復(fù)習(xí)題 問題十三：在 LOOP 設(shè)計(jì)中有多少時(shí)序路徑終端？ 問題十四：綜合一個(gè) for 循環(huán)需要多 少設(shè)計(jì)編譯器？ 問題十五：在寫源代碼時(shí)頭腦中應(yīng)該始終呈現(xiàn)的三個(gè)“ big picture”思想是什么？ 問題十六：為什么代碼風(fēng)格對(duì)綜合這么重要？ 51 5 對(duì) PRGRM_CNT_TOP 應(yīng)用時(shí)序約束 實(shí)驗(yàn)?zāi)康模? ? 對(duì)一個(gè)設(shè)計(jì)應(yīng)用約束 52 開始工作 利用下圖決定輸入和輸出時(shí)延的建立時(shí)間的計(jì)算 說明 題 1 從上圖中計(jì)算出輸入 /輸出時(shí)延是多少？ 輸入時(shí)延 輸出時(shí)延 53 實(shí)驗(yàn)流程 54 任務(wù) 1 激活 DCtcl 并讀取 PRGRM_CNT_TOP 1. 在 risc_design 目錄下激活 DCtcl 。 UNIX%cd risc_design UNIX%dc_shellt 2. 檢查對(duì)初始建立變量的定義 。 echo $target_library echo $link_library 確認(rèn) target_library 是“ ”， link_library 是“ * ”。如果庫變量未設(shè)置正確，則 dc_shellt 可能無法在正確的目錄下被激活。退出dc_shellt 然后在正確的目錄下重新激活。記 住，你在 risc_design 目錄下的 . 文件中對(duì)庫變量進(jìn)行賦值。 3. 讀取設(shè)計(jì) unmapped/PRGRM_CNT_TOP 注意 ：使用 help read*決定使用哪條命令。決定合適的命令后，你可以使用以下命令： help –verbose mand name 和 man mand name 以獲得更多