【導(dǎo)讀】答：SCF文件是MAXPLUSII的仿真文件,可以在MP2中新建.1．用Altera_Cpld作了一個(gè)186控制sdram的控制接口,發(fā)現(xiàn)問(wèn)題：要使得sdram. 讀寫正確,必須把186的clk送給sdram,而不能把clk經(jīng)cpld的延時(shí)送給sdram.題.這是怎么回事？SDRAM的設(shè)計(jì),Altera的器件PLL必須生成SDRAM時(shí)鐘信號(hào).Manager來(lái)將一個(gè)PLL在采用QuartusII軟件的設(shè)計(jì)中的頂層示例？可以選擇創(chuàng)建一個(gè)新的。megafuntion變量,然后在Plug-Inmanager中創(chuàng)建ALTCLKLOCK變量.可以將PLL. 例,并使用PLL的“Clock”輸出以驅(qū)動(dòng)CPU時(shí)鐘輸入和輸出IP引腳.出現(xiàn)“deviceneedtoomany[3/2]outputenablesignal”.如果不更換器件（使用的是。max7064lc68）.如何解決這個(gè)問(wèn)題？3．關(guān)于vhdl的問(wèn)題：processbegin…endprocess;如果a、b、c同時(shí)改變,該進(jìn)程是。否同時(shí)執(zhí)行三次？時(shí)鐘信號(hào)也經(jīng)過(guò)芯片內(nèi)部的快速通道以最小的延遲送到每個(gè)觸發(fā)器時(shí)鐘引腳？一些信號(hào)相應(yīng)于ClkOut的延遲,因?yàn)镃lkOut是一Output引腳,在DelayMatrixsource一。6．我是一個(gè)epld的初學(xué)者,目前看到xilinx的Virtex-II中嵌入大量的資源如：powerpc、ram. 一個(gè)好的設(shè)計(jì)習(xí)慣,任何情況下都不要通過(guò)閘延遲來(lái)實(shí)現(xiàn)延遲邏輯.

　　

【正文】 on worst case parameter. So you usually have better results on silicon than in simulation. For robust designs, always consider the worst case. （參考譯文：從時(shí)序仿真中獲得的時(shí)序信息是基于最壞情況參數(shù)的 . 因此 , 通常在硅片上實(shí)際操作的結(jié)果要比仿真中的好 . 對(duì)于可靠的設(shè)計(jì)而言 , 始終都要考慮最壞的情況 . ） 44． ISE4. 2 和 ISE4. 1 相比有 何改進(jìn) ? 答： Here39。s a brief list of new features in ISE4. 2i （以下是 ISE4. 2i新特性的要點(diǎn)） Device support for VirtexII Pro and CoolRunnerII （設(shè)備支持 VirtexII Pro 和 CoolRunnerII） Provides 2 new source types, BMM files and ELF files, for embedded VirtexII Pro PowerPC and Microblaze processor support. BMM file is the Block RAM Memory Map file that describes the anization of Block RAM memory. ELF file is the Executable and Linkable Format file contains the executable CPU code image to be stored in Block RAM as specified in the BMM file. （提供 2 個(gè)新的源類型： BMM 文件和 ELF 文件 , 以支持嵌入式 VirtexII Pro PowerPC 和Microblaze 處理器 . BMM 文件是“塊 RAM 內(nèi)存圖”文件 , 它描述了塊 RAM 內(nèi)存的結(jié)構(gòu) . ELF文件是“可執(zhí)行和可鏈接格式”文件 , 它包含存儲(chǔ)在 BMM 文件中指定的塊 RAM 的可執(zhí)行CPU 代碼圖 . ） Improved PAD file for easier to import into a spreadsheet program for viewing, sorting and printing. （改進(jìn) PAD 文件 , 以便導(dǎo)入到電子表格程序中 , 供查看、存儲(chǔ)和打?。? iMPACT now incorporates the functionality of the PROM File Formatter and Xilinx System ACE software. （ iMPACT 與 PROM文件格式程序和 Xilinx系統(tǒng) ACE 軟件的功能相結(jié)合） XST enhancement for better language support and preservation of internal signal names. （ XST 增強(qiáng)了語(yǔ)言支持 , 并能保存內(nèi)部信號(hào)名稱 . ） For more information regarding Xilinx ISE4. 2i, please visit our website . xilinx. （更多有關(guān) Xilinx ISE4. 2i的信息 , 請(qǐng)?jiān)L問(wèn)網(wǎng)站 . xilinx. ） . 45． 經(jīng)常看到 gate 這個(gè)詞 . 能夠具體解釋一下它的含義 , 例舉其用法以及如何避免問(wèn)題？ 答： Here39。re a couple of examples :（舉例說(shuō)明） Never use gated clock. By gated clock we mean the clock signal es out from binational logic. It is well known that any signal ing out of binational logic is prone to glitch. The result is fatal if there is a glitch on your clock signal since it will cause false triggering of FFs. A mon technique to avoid gated clock is to utilize the clock enable pin on the FF. （從不使用gated clock. 這個(gè)詞表示時(shí)鐘信號(hào)出自組合邏輯 . 眾所周知 , 任何出自組合邏輯的信號(hào)都容易發(fā)生故障 . 由于時(shí)鐘信號(hào)上的故障將導(dǎo)致錯(cuò)誤觸發(fā) FF, 其結(jié)果是致命的 . 避免 gated clock 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 第 12 頁(yè) 共 22 頁(yè) 常用的技巧是利用 FF 上的時(shí)鐘使 能引腳 . ） Never design a circuit that relies on gate delay to function. It was a mon practise in the past to introduce a delay in the design by inserting a series of logic gates. This is not a remended style in modern high speed digital design since the delay changes as new devices ing out from more advance process technologies. Also, the amount of delay changes as temperature and voltage as well. So it is not a good design practice to have circuits which relies in gate delay to function. （絕不設(shè)計(jì)依 賴 gate delay 工作的電路 . 通過(guò)插入一系列邏輯門在設(shè)計(jì)中引入延遲 , 這是以前常見的作法 . 而在現(xiàn)代高速數(shù)字設(shè)計(jì)中 , 建議不要使用這種作法 , 因?yàn)檠舆t會(huì)隨采用更先進(jìn)的工藝技術(shù)所制造的新器件而改變 . 而且 , 延遲的總量也會(huì)隨溫度和電壓而改變 . 因此依賴 gate delay 而工作的電路不是很好的設(shè)計(jì) . ） 46． 用 FLEX6016 設(shè)計(jì)了一個(gè)頻率測(cè)試卡 , 用的是 ISA總線和計(jì)算機(jī)相連 , 不把卡插在ISA槽上時(shí) , 由外部提供電源時(shí) , 下載就能成功 , 一但插上去 , 下載就出現(xiàn)“ SRAM load unsucessful” , 這是怎么回事呢？ 答：導(dǎo)致“ SRAM load unsucessful”可能有各方面的原因 . 基于板子由外部供電是可以下載成功 , 說(shuō)明下載電路是正確的； 而插入 ISA 槽中則出現(xiàn)問(wèn)題 , 可能是 ISA 槽供電有問(wèn)題 , 可以檢查一下芯片的電源信號(hào) , ISA與外部供電是否采用一致的電路 , 檢查 ISA供電環(huán)境 , 是否存在毛刺 , 電源紋波的大小 . 47． 想把 EPM712 和 TMS320F240 做在一塊實(shí)驗(yàn)板上 , 但是不知道怎么設(shè)計(jì)仿真口對(duì)EPM7128 編程？還是必須買廠家的 EPM7128 開發(fā)板？ 答 ：可以參考 AN116 的下載數(shù)據(jù)手冊(cè) , 按照其中的下載原理圖來(lái)連接 DSP 與 PLD 的下載口 . 下載電路其實(shí)非常的簡(jiǎn)單 , 只需按照 7128 的下載波形 , 從 DSP 中將 PLD 的下載文件依此輸入即可 . 當(dāng)然也可以從當(dāng)?shù)卮砩棠抢铽@得支持 , 參考一些典型下載電路 . 48． 想自己設(shè)計(jì)一塊 TMS320F240 試驗(yàn)電路板 , 包括 A/D、 D/A、鍵盤顯示接口 , 其中譯碼、鍵盤顯示部分想用 EPM7128 來(lái)做 , 不知道具體怎么與 TMS320F240 接口？ 答：所謂 PLD 為可編程器件 , 其 IO 口的連接非常地靈活 , IO 口的功能可以按照自己的定義來(lái)設(shè)定 . 只需將希望的 TMS320F240連接口連接到 PLD的任意 IO 口上 , 然后在 PLD 中編寫相應(yīng)的控制邏輯 , 即可進(jìn)行數(shù)據(jù)傳輸與控制 . 49． 變頻器盤中使用一芯片是 ALTERA EP330PC12 燒壞 , 請(qǐng)問(wèn)如何處理？ 答：這是一款舊型號(hào)的芯片 . 可以利用 ALTERA或第三方提供的編成器將下載文件重新下載到一個(gè)好的器件中去 , 或者采用 MAXPLUSII 軟件通過(guò) BYTEBLAST（ MV）連接到板子上將編成文件讀出再下載到新的器件中去 . 50． SRFF = SR flipflop SRFF 和 SR latch 有何區(qū)別？ 答： FUNCTION SRFF (S, R, CLK, CLRN, PRN) RETURNS (Q)。 //VHDL Component Declaration: COMPONENT SRFF PORT (s : IN STD_LOGIC。 r : IN STD_LOGIC。 clk : IN STD_LOGIC。 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 第 13 頁(yè) 共 22 頁(yè) clrn: IN STD_LOGIC。 prn : IN STD_LOGIC。 q : OUT STD_LOGIC)。 END COMPONENT。 FUNCTION LATCH (D, ENA) RETURNS (Q)。 //VHDL Component Declaration: COMPONENT LATCH PORT (d : IN STD_LOGIC。 ena: IN STD_LOGIC。 q : OUT STD_LOGIC)。 END COMPONENT。 不同點(diǎn)在于 SRFF 是一個(gè)觸發(fā)器 , 而 LATCH 只是一個(gè)鎖存器 , 更詳細(xì)的真值表可以從軟件的 HELP 文檔中可以查到 . 51． 想在內(nèi)部上拉輸入信號(hào) , 所使用的設(shè)備是 FLEX6016. 怎么做？ 答：可以在 MAXPLUSII 中選定該信號(hào) , 然后選擇 assign logic optionIndividual logic options Enable pullup resistor. 然后重新編譯一下就可以了 . 52． 有關(guān)輸入信號(hào)的上拉問(wèn)題（前題） , 按照專家的回答做過(guò) , 但是失敗了 , 不知道是什么原因?qū)е铝舜朔ú豢尚?？還有沒(méi)有別的辦法？ 答： Altera 的 FLEX6000 系列在 I/O 管腳上是沒(méi)有上下拉電阻的 , 所以加了約束也沒(méi)有作用 . 53． 使用 AHDL語(yǔ)言編寫 的程序 . 在 Quartus II 1. 0下編譯 , 使用的是 20K400EBC6523的片子 . 將編譯產(chǎn)生的 pof 文件下載到 EPROM 里 , 但是在程序沒(méi)有多大修改的情況下(僅僅改變一些測(cè)試管腳 ), 程序運(yùn)行結(jié)果不一樣 . 具體表現(xiàn)在 DSP 芯片啟動(dòng) FPGA 里的一根控制線不穩(wěn) . 答：邏輯功能仿真結(jié)果如何？在修改前后有沒(méi)有改變？假如說(shuō)功能仿真是對(duì)的 , 請(qǐng)確認(rèn)設(shè)計(jì)Timing 是否滿足要求 , 尤其是 IO 的 Timing 要求是否達(dá)到 . 在可能的情況下進(jìn)行后仿真 , 其仿真結(jié)果能夠確保你的邏輯在 PCB板上正常地工作 . 假如仿真結(jié)果與 Timing要求都沒(méi)有問(wèn)題 , 其邏輯一定能在板子上正常地工作 . 54． 當(dāng)一個(gè)輸入信號(hào)不滿足觸發(fā)器的 Setup/Hold 時(shí)間時(shí) , 觸發(fā)器的輸出信號(hào)是不是一穩(wěn)定狀態(tài)（或?yàn)?0, 或?yàn)?1, 當(dāng)下一次的輸入信號(hào)滿足 Setup/Hold 時(shí)間時(shí) , 觸發(fā)器能正確地輸出）？由于此時(shí)觸發(fā)器處于亞穩(wěn)態(tài) , 以前看過(guò)一些資料 , 某些器件的輸出可能是振蕩狀態(tài) , 即此時(shí)、將來(lái)的輸出信號(hào)不可預(yù)測(cè) , 與時(shí)鐘信號(hào)、輸入信號(hào)無(wú)關(guān) . 我想問(wèn)的是Altera器件對(duì)此情況是如何處理？因?yàn)槟承┣闆r下 , 當(dāng)輸入信號(hào)超過(guò) 1個(gè) Clk時(shí)間 , 只 是在第一個(gè) Clk 周期內(nèi) , 不滿足 Setup/Hold, 但是其他的 Clk 周期內(nèi) , 滿足 Setup/Hold. 答：關(guān)于這個(gè)問(wèn)題 , 建議參考一下 ALTERA的文檔 AN42. 該文檔詳細(xì)地討論了 ALTERA器件的亞穩(wěn)態(tài)性 . 網(wǎng)上的地址是 altera. /literature/an/an042. pdf. 55． 在中國(guó)市場(chǎng)上 , 可以容易買到使用 Altera 公司的軟件 MAX+PlussII 進(jìn)行 VHDL 和FPGA設(shè)計(jì)的教程書籍 , 但是卻鮮有使用 Xilinx foundation 軟件平臺(tái)的書籍 , Xilinx是否考慮增強(qiáng)這方面內(nèi)容？ 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 第 14 頁(yè) 共 22 頁(yè) 答： Thank you for your input. In fact there are a number of books available in the market on Xilinx FPGA and d