【導(dǎo)讀】本次課程設(shè)計(jì)任務(wù)是設(shè)計(jì)一個(gè)多功能數(shù)字鐘。分跳轉(zhuǎn)到00分時(shí)，小時(shí)增加1小時(shí)，但是需要注意的是，小時(shí)的范圍是從0～23時(shí)。，在整點(diǎn)前5秒LED開始按照1HZ頻率閃爍，過(guò)整點(diǎn)后，停止閃爍。小時(shí)，S2調(diào)整分鐘，每按下一次，分鐘增加一分鐘。另外用S8按鍵作為系統(tǒng)時(shí)鐘復(fù)位，復(fù)位后全部顯示00－00－00。s1、s2、s8的值并將其傳給計(jì)數(shù)器。計(jì)數(shù)器輸出端口shis表示小時(shí)的十位，shig表示小時(shí)的各位，mins表示分鐘的十位，ming表示分鐘的個(gè)位。secs表示秒的十位，secg表示秒的個(gè)位。顯示器輸出端口leds接七段數(shù)碼管，wei接數(shù)碼管的控制端。操作，若分秒都進(jìn)位，則小時(shí)進(jìn)行加1或進(jìn)位操作。然后讓其運(yùn)行一段時(shí)間，clk為脈沖信號(hào)，10ps一周。并對(duì)其進(jìn)行初步判斷。由于數(shù)碼管數(shù)值不易分辨，所以不用全部看。cout3到25000000時(shí)歸0，同時(shí)clkout3加1，否則clkout3歸0。//下載時(shí)，由于clk為50MHz，改clkout1為50000000分頻，輸出1赫茲，clkout2為50000. led是燈，t1為1時(shí)led閃爍。這一部分由2赫茲進(jìn)行驅(qū)動(dòng)。

　　

【正文】 控制器、計(jì)數(shù)器在頂層文件連接好進(jìn)行仿真。這樣，程序的輸出變?yōu)闊?led、小時(shí)十位、小時(shí)個(gè)位、 分鐘十位、分鐘個(gè)位、秒數(shù)十位、秒數(shù)個(gè)位，看波形就可以看到小時(shí)、分鐘、秒數(shù)、小燈的運(yùn)行過(guò)程。經(jīng)過(guò)對(duì)波形的分析我發(fā)現(xiàn)兩個(gè)問(wèn)題，第一是秒數(shù)、分鐘和小時(shí)會(huì)越過(guò)他們的界限。原因是我給它們賦了 6 位的值，如果不加限制，它們?cè)谶\(yùn)行時(shí)都可以達(dá)到 63。增加了限制條件后一切正常。第二是燈閃爍時(shí)間太早，我把時(shí)間調(diào)整后，波形正常。 下面就是顯示模塊。顯示模塊采用掃描方式給數(shù)碼管輸出，因此是 1千赫茲驅(qū)動(dòng)。位置控制的變量從 0 開始每運(yùn)行 1 次加 1 到 7，再加 1 到 0，數(shù)碼管輸出相應(yīng)的值。這一部分也還可以。 最后是合成整個(gè)程序，編 譯、分配管腳后進(jìn)行下載。下載時(shí)除了兩個(gè)問(wèn)題：第一，數(shù)碼管顯示的是倒的，時(shí)分秒都倒了。之后我把控制數(shù)碼管位置的變量重新賦值解決了這一問(wèn)題。第二，燈閃爍是是 54 秒，說(shuō)明我之前調(diào)整的是錯(cuò)的，我又把它調(diào)回去，再下載就正確了。 （二）容易出現(xiàn)的錯(cuò)誤 總結(jié) ，編譯按鈕呈灰色。 原因：未打開工程。從新打開工程即可。 : Toplevel design entity kongzhi is undefined 原因： module 后的模塊名與工程名不同，若只是對(duì) verilog 文件進(jìn)行編譯，可以將模 塊名與工程名與 verilog文件名改為一樣的。若要生成框圖，此時(shí)不應(yīng)該進(jìn)行編譯。 (10137): Verilog HDL Procedural Assignment error at (15): illegal Procedural Assignment to nonregister data type led 原因：未把 led 賦給 reg 類型就在過(guò)程賦值語(yǔ)句中對(duì)其進(jìn)行賦值。把 led 定義為 reg 類型即可。 (10028): Can39。t resolve multiple constant drivers for reset at (11) 原因：當(dāng)一個(gè)模塊中有兩個(gè)過(guò)程賦值語(yǔ)句時(shí)，不能有同一變量在兩個(gè)語(yǔ)句中同時(shí)被賦值。也就是說(shuō)，每一個(gè)變量只能有一個(gè)觸發(fā)電平。 (10170): Verilog HDL syntax error at (15) near text =。 expecting ), or ?, or binary operator, Error (10112): Ignored module kongzhi at (1) due to previous errors 原因：雙擊后顯示那一條語(yǔ)句，在那條語(yǔ)句中缺少了一個(gè) end，或者是 ()的一邊，或者是 if 的判斷語(yǔ)句少了個(gè) =號(hào)，或者是少了其他部分。 (10171): Verilog HDL syntax error at (20) near end of file 。 expecting an identifier, or endmodule, or a parallel statement 08 級(jí)自動(dòng)化專業(yè)數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告 第 25 頁(yè) 原因：在模塊的最后缺少了一個(gè) endmodule。加上后就可以了。 (10206): Verilog HDL Module Declaration error at (2): top module port t1 is not found in the port list 原因： t1 端口在列表中未定義。 (10161): Verilog HDL error at (1): variable t1 is not declared 原因： t1 端口在端口列表中出現(xiàn)了但是未定義。 (10231): Verilog HDL error at (10): value cannot be assigned to input clkout1 原因：輸入端口不能賦值，不能對(duì)其進(jìn)行任何更改。 (10219): Verilog HDL error at (37): data type of lefthand side of Continuous Assignment is shis, but must be type 原因： assign 語(yǔ)句中 =號(hào)左端的不能是 reg 類型，如果左端是端口的話，不要給它定義其他類型。 : Net gdfx_temp0, which fans out to xianshi:inst2|clkout2, cannot be assigned more than one value 原因：框圖中輸入端口只能有一條連線，一個(gè)輸入端口或一個(gè)其他端口與其相連。 : Width mismatch in wei[1..0] source is wei[2..0] (ID xianshi:inst2) 原因：輸出端口的位數(shù)和與其相連的端口不一致，最好將其改為一樣的名字。 : Illegal name s2 pin name already exists 原因： s2 端口已經(jīng)定義過(guò)，是 s[2:0]就包含 s0， s1， s2 三個(gè)端口，如果其他端口名字再命名為這三個(gè)名的話，就會(huì)出錯(cuò)。 （三） verilog HDL 總結(jié) ，多總結(jié)。 使用 verilog編程，練習(xí)很重要。每 當(dāng)你遇到一個(gè)錯(cuò)誤 ，試著去解決它，并將其歸納為一類問(wèn)題。 。復(fù)雜的程序編起來(lái)很困難，運(yùn)行也不容易，程序能編的簡(jiǎn)單就不要編的太復(fù)雜。這次實(shí)習(xí)時(shí)就有好多程序把時(shí)分秒分為十位和個(gè)位再進(jìn)行操作，費(fèi)時(shí)費(fèi)力出錯(cuò)還很難改。 ，不同的變量應(yīng)該有一個(gè)容易理解的名字，最好是通用的，能讓大部分人明白的。 ，不設(shè)置位數(shù)時(shí)默認(rèn) 1 位。 。仿真有兩種方式，一是分別對(duì)每個(gè)模塊進(jìn)行仿真，另一種是先把前幾部分連起來(lái)一起進(jìn)行仿真，仿真完再連一個(gè)模塊 進(jìn)行仿真。 我覺(jué)得第二種方法更好。可以讓你看到整個(gè)程序的運(yùn)行情況。 if 結(jié)構(gòu)時(shí)要先分清優(yōu)先級(jí)。很多錯(cuò)誤都是邏輯錯(cuò)誤導(dǎo)致的。 （四）建議 。實(shí)習(xí)剛開始時(shí)很多人對(duì) verilog 還很生疏，怎么建工程都不知道，基本上是問(wèn)一步做一步。如果上過(guò)理論課的話，至少大家都會(huì)知道怎么開始，怎么結(jié)束。老師也可以在理論課上講一下別人曾經(jīng)犯過(guò)的錯(cuò)誤，我們就可以少走彎路。而且老師如果在大屏幕上講verilog的話，因?yàn)椴粫?huì)所以同學(xué)們一定會(huì)好好聽(tīng)，課堂效果會(huì)非常好。 。做程序不應(yīng)該離開文檔， 剛開始設(shè)計(jì)時(shí)要有一個(gè)框圖表示你要見(jiàn)幾個(gè)模塊，每個(gè)模塊要用幾個(gè)端口，每個(gè)端口的名字是什么，代表什么意思。然后就是設(shè)計(jì)模塊的時(shí)候要有一個(gè)總的計(jì)劃，列出各個(gè)條件的優(yōu)先級(jí)，各個(gè)語(yǔ)句執(zhí)行的優(yōu)先級(jí)，要輸入哪些信號(hào)。設(shè)計(jì)完之后要把輸入信號(hào)跟輸出信號(hào)存入一個(gè)固定的文件夾，供以后再進(jìn)行分析。 。我下載的時(shí)候人很少，下載器幾個(gè)人用完全沒(méi)有問(wèn)題。最后一天的時(shí)候08 級(jí)自動(dòng)化專業(yè)數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告 第 26 頁(yè) 下載器前就擠滿了人。有些人還是在電腦上邊改邊下，不對(duì)了再改，再下載。這樣效率很低。應(yīng)該找一個(gè)做完的人在一臺(tái)電腦上專門管理下載器，每個(gè)人下完回去改，改完再 回來(lái)下載，效率可以高一點(diǎn)。 。下載前先仿真就可以發(fā)現(xiàn)錯(cuò)誤及時(shí)改正，從而減少下載不成功的次數(shù)。我仿真時(shí)是先把前三個(gè)模塊放在一塊，這樣輸出共有 7個(gè)端口，輸出結(jié)果很容易讀出。這樣把圖放大或縮小，就可以看到秒分鐘小時(shí)的加 1 和進(jìn)位并發(fā)現(xiàn)其中的錯(cuò)誤。