【文章內(nèi)容簡介】 ???? ??????????????????? ddtpddtpddtpddddtpppoxoxLr VVVVVVVVVWLtCt 2?? 以 tr=tf為條件計算（ W/L） P， min 極限值。 ? ?? ? ? ?? ?? ? ? ? ???????? ????????????????????????? ???????????????????ddtpddtpddtpddddtpNnddtnddtnddtnddddtnPprfVVVVVVVVVLWuVVVVVVVVVLWutt2019ln122=1 即 16 5 4 2 1 5 6 5 3 44???????????????PLW ???????? PLW 取整數(shù)值 PLW?????? =48 比較①和②中（ W/L） P， min 值，取大值者PLW?????? =48 作為輸出級的（ W/L）P值。 內(nèi)部基本反相器中的各 MOS 尺寸的計算 內(nèi)部基本反相器如圖 4 所示，它的 N 管和 P 管尺寸依據(jù)充放電時間 tr和 tf方程來求。關鍵點是先求出式中 CL（即負載）。 圖 4 內(nèi)部反相器 它的負載由以下三部分 電容組成：①本級漏極的 PN 結電容 CPN；②下級的柵? ?? ? ? ? ??????????? ?????????????????? dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2?? 9 電容 Cg；③連線雜散電容 CS。 ○ 1 本級漏極 PN 結電容 CPN計算 CPN＝ Cj（ Wb） +Cjsw (2W+2b) 其中 Cj是每 um2 的結電容， Cjsw是每 um 的周界電容， b 為有源區(qū)寬度，可從設計規(guī)則獲取。如若最小孔為 2λ 2λ，孔與多晶硅柵的最小間距為 2λ，孔與有源區(qū)邊界的最小間距為 2，則取 b＝ 6λ ,L=2λ ,Cj和 Cjsw可用相關公式計算，或從模型庫選取，或用經(jīng)驗數(shù)據(jù)。 在此次設計中 ?6?b 。并且在圖 4 中的 模型庫中找到： mC FEjN 2/ ?? ， mC FEjP 2/ ?? ， mFEC jsw N / ?? ， mFEC jsw P / ?? 。 ? = 總的漏極 PN 結電容應是 N 管 和 P 管的總和，即： CPN＝ (Cj,N WN＋ Cj,P WP） b＋ Cjsw,N (2WN＋ 2b)＋ Cjsw,P (2WP＋ 2b) =( WN＋ WP） b＋ (2WN＋ 12? )＋ (2WP＋ 12? ) = WN＋ WP + ② 柵電容 Cg 計算 Cg＝ ＋ ＝ ????????oxoxN tA ? ＋ ????????oxoxP tA ? ＝（ WN＋ WP） L ????????oxoxt? 此處 WN和 WP為與本級漏極相連的下一級 N 管 和 P 管的柵極尺寸，近似取輸出級的 WN和 WP值。 10 Cg=（ WN＋ WP） L10 ????? = 310?? （ 28λ ＋ 96λ ） 2λ = 1410?? F 此處 WN和 WP為與本級漏極相連的下一級 N 管 和 P 管的柵極尺寸，近似取輸出級的 WN和 WP值。 ③ 連線雜散電容 CS CS＝ ???????? oxoxtA? 一般 CPN＋ Cg≈ 10CS，可忽略 CS 作用。 因此，內(nèi)部基本反相器的總 負載電容 CL 為上述各電容計算值之和。????? SGPNL CCCC WN＋ WP + 1410?? 把 CL代入 tr 和 tf 的方程式，并根據(jù) tr=tf≤ 25ns 的條件， 設 tr=tf= 代入 ? ?? ? ? ? ????????? ?????????????????? dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2?? 得到 43. ??????? ???????? PN WEWE =8 1010?? 根據(jù)之前的計算可知 48:14: ????????????? PN LWLW 所以 WP= 代入上式，求解，得到 WN=? WP=13? 因此 ??242, ??LW N 內(nèi)反 ??2147P ??LW ，內(nèi)反 11 內(nèi)部邏輯門 MOS 尺寸的計算 內(nèi)部邏輯門的電路如圖 5所示。根據(jù)截止延遲時間 tpLH 和導通延遲時間 tpHL的要求，在最壞情況下，必須保證等效 N 管、 P 管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當于 內(nèi)部基本反相器了。因此， N管的尺寸放大 3 倍，而 P 管尺寸不變，即： 圖 5 內(nèi)部邏輯門的電路 輸入級設計 由于本電路是與 TTL 兼容， TTL 的輸入電平 ViH可能為 ，如果按正常內(nèi)部反相器進行設計，則 N P1構成的 CMOS 將有較大直流功耗。故采用如圖 6 所示的電路，通過正反饋的 P2 作為上提拉管，使 ViH 較快上升，減小功耗，加快翻轉(zhuǎn)速度。 圖 6 輸入級電路 ????2142123PP??????????????????????????，內(nèi)部反相器，與非門，內(nèi)部反相器，與非門＝＝LWLWLWLWNN 12 （ 1）輸入級提拉管 P2的（ W/L） P2計算 為了節(jié)省面積，同時又能使 ViH較快上升，?。?W/L） P2＝ 1。 為了方便畫版圖，此處的 W 允許取 6λ 。 所以 （ W/L） P2 =??66 （ 2）輸入級 P1管（ W/L） P1的計算 此 P1管應取內(nèi)部基本反相器的尺寸 即??21471 ???????? PLW （ 3）輸入級 N1管（ W/L） N1的計算 由于要與 TTL 電路兼容，而 TTL 的輸出電平在 ～ ，因此要選 取反相器的狀態(tài)轉(zhuǎn)變電平： 又知： 式中 noxoxnn LWt ??????? ??? ，poxoxpp LWt ??????? ??? ???????????????????????????? ??44NPpNnpn LWLWLW???? NLW?????? ?pnpn????/1/6 2 2 4 9 ???＝ 解得 pn ?? / = 所以NLW?????? = 31? 緩沖級的設計 輸入緩沖級 由 74HC139 的邏輯圖可知，在輸入級中有三個信號： Cs、 A A0。其中 Cs經(jīng)一級輸入反相器后，形成 sC ，用 sC 去驅(qū)動 4 個三輸入與非門，故需要緩沖級，VVVV iHiLI * m in,m a x, ???pnpntntpddIVVVV????/1/*???＝ 13 使其驅(qū)動能力增加。同時為了用 sC 驅(qū)動，必須加入緩沖門。 由于 A A0 以及01 A、　A 各驅(qū)動內(nèi)部與非門 2 個，所以可以不用緩沖級。 圖 7 Cs 的緩沖級 Cs 的緩沖級設計過程如下： Cs 的緩沖級與輸入級和內(nèi)部門的關系如圖 7 所示。圖中 M1為輸入級， M2為內(nèi)部門， M3 為緩沖級驅(qū)動門。 M1 的 P 管和 N 管的尺寸即為上述所述的輸入級CMOS 反相器 P1管 和 N1管尺寸， M2的 P 管和 N 管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸， M3的 P 管和 N 管的尺寸 由級間比值（相鄰級中 MOS 管寬度增加的倍數(shù)）來確定。 N 為扇出系數(shù)，它的定義是： 積前級等效反相器柵的面 下級柵的面積＝N 在本例中，前級等效反相器柵的面積為 M2的 P 管和 N 管的柵面積總和，下級柵的面積為 4 個三輸入與非門中與 Cs 相連的所有 P 管