【文章內(nèi)容簡(jiǎn)介】 助我們完成 DSP 的開發(fā)與調(diào)試。在基于 USB 的 DSP 仿真器出現(xiàn)后，情況有所改變。盡管基于 USB 的仿真器價(jià)格比并口 DSP 仿真器高，但很多開發(fā)人員還是在第一時(shí)間選用它，因?yàn)閮烧咴诜抡嫠俣壬鲜遣豢上嗵岵⒄摰?。特別是在需要大量實(shí)時(shí)數(shù)據(jù)交換（ RTDX）的場(chǎng)合， USB 的速度優(yōu)勢(shì)就更明顯。我們可以在不中斷 DSP 程序運(yùn)行的情況下調(diào)試程序，這樣可以加快調(diào)試速度，而且可以得到更真 實(shí)的結(jié)果。 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 2 在開發(fā) FPGA 時(shí)使用 USBBlaster 下載電纜的優(yōu)勢(shì)也同樣明顯。一方面，下載程序速度明顯快。如今 FPGA 的容量已達(dá)到數(shù)百萬(wàn)門，即使是通過(guò) JTAG 口下載程序，也需要很長(zhǎng)時(shí)間， USBBlaster 則可以明顯縮短下載時(shí)間。另一方面，程序調(diào)試更加方便快捷，甚至可以作一些實(shí)時(shí)調(diào)試。這一點(diǎn)在使用 Signal Tap II嵌入式邏輯分析儀和調(diào)試 Nios II 嵌入式處理器時(shí)十分重要。 用過(guò)并口仿真器的人都會(huì)埋怨其使用不方便。首要在 BIOS 里設(shè)置成 EPP 方式，還要注意不能熱插拔，這 一問(wèn)題在學(xué)生實(shí)驗(yàn)室上課中最為明顯。電纜經(jīng)常拔來(lái)拔去，結(jié)果導(dǎo)致計(jì)算并口都不能用了。使用 USB 電纜則完全不用擔(dān)心這一點(diǎn)，因?yàn)樗焐湍軣岵灏巍?與傳統(tǒng)的基于 PC 并口的下載電纜相比，本設(shè)計(jì)的 USB下載接口電路具有 CPLD 的 USB 下載電纜 支持熱插拔、體積小、便于攜帶、降低對(duì) PC 硬件傷害、編程速度快等明顯優(yōu)點(diǎn)。 USBBlaster 與 ByteblasterII 相比有以下的優(yōu)點(diǎn)： 使用 USBBlaster 調(diào)試 Nios II 時(shí)，再也不會(huì)出現(xiàn)煩人的警告提示。而使用ByteblasterII 調(diào)試時(shí)，則會(huì)彈出警告信 息，提示這不是 Nios II 支持的 JTAG 調(diào)試電纜。 下載 FPGA 配置程序是 ByteblasterII 的 6 倍。在一些速度要求高的應(yīng)用場(chǎng)合下仍可使用 SignalTap II 嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)分析。調(diào)試 Nios II 處理器時(shí)同樣可以處理一些實(shí)時(shí)應(yīng)用。 當(dāng)使用 ByteblasterII 電纜調(diào)試 SignalTap II 嵌入式邏輯分析儀和 Nios II 嵌入式軟核處理器時(shí)，如 果數(shù)據(jù)交換的速率太快，都不可避免地出現(xiàn)死機(jī)。此時(shí)使用 USBBlaster 則可有效地避免死機(jī)現(xiàn)象發(fā)生。 只有要 USB 口的計(jì)算機(jī)都能使用 USBBlaster。不象 ByteblasterII 那樣要求計(jì)算機(jī)帶有并口。目前許多筆記本電腦，甚至臺(tái)式機(jī)都不再配備并口，此時(shí)ByteblasterII 將無(wú)法使用。 本文設(shè)計(jì)、制作的是一種在 QuartusII programer 環(huán)境下使用的低成本的 USB數(shù)據(jù)下載電纜 —— USBblaster。根據(jù) 標(biāo)準(zhǔn)、 USB 協(xié)議以及 JTAG 邊界掃描原理，通過(guò)解析 QuartusII 內(nèi)部通信機(jī)制，使用 USB 芯片和 CPLD 結(jié)合，提出一種 USB 接口電路設(shè)計(jì)與實(shí)現(xiàn)方法。與傳統(tǒng)的并口、串口下 載電纜相比，其在下載速度和靈活性上都有很大 CPLD 的 USB 下載電纜 優(yōu)勢(shì)。 目前已開發(fā)的 USB 下載線一般需要在主機(jī)端另行設(shè)計(jì)軟件 CPLD 的 USB 下河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 3 載電纜 來(lái)控制與下載線及目標(biāo)器件之間的通信和數(shù)據(jù)傳送；但是這樣不僅繁瑣，而且可能由于 PC 機(jī)操作系統(tǒng)的不同而影響兼容性。本文討論的 USB 下載線能在 Altera 公司的 QuartusII 開發(fā)環(huán)境下直接使用，無(wú)須在主機(jī)端另行設(shè)計(jì)通信軟件。與傳統(tǒng)的基于 PC 并口的下載電纜相比，本設(shè)計(jì)的 USB 下載接口電路具有CPLD 的 USB 下載電纜 支持熱插拔、體積小、便于攜帶、降低對(duì) PC 硬件傷害、編程速度快等明顯優(yōu)點(diǎn)。 下載電纜發(fā)展現(xiàn)狀 自從 Byteblaster 被發(fā)明以來(lái)，由于它是將 PC 機(jī)中的配置信息傳到 PCB 板FLEX 器件中必不可少的器件，所以它被廣泛的使用。 Byteblaster 支持兩種配置模式：被動(dòng)串行模式（ PS）和邊界掃描模式（ JTAG）。但由于現(xiàn)在計(jì)算機(jī)中 USB口的應(yīng)用越來(lái)越廣泛， Byteblaster 做為并口的下載線，它的使用范圍漸漸變小，而且它的下載速度也比不上 USBBlaster。所以 USBBlaster 的使用顯的更加符合EDA 開發(fā)工作者的需要。但由于 Byteblaster 的制作成本要比 USBBlaster 低很多，只有幾十元，所以它的使用并不會(huì)減少的太快。 目前制作 下載電纜 的公司主要是 Altera 公司 ，國(guó)內(nèi)只是根據(jù) Altera 公司 公布的一些資料進(jìn)行仿制。由此可見國(guó)內(nèi)的 CPLD 與 FPGA 技術(shù)與國(guó)外先進(jìn)技術(shù)相比仍有一定的差距。下面主要介紹一下 Altera 公司 和它所生產(chǎn)的 下載 線。 Altera 公司是專業(yè)設(shè)計(jì)、生產(chǎn)、銷售高性能、高密度可編程邏輯器件 (PLD)及相應(yīng)開發(fā)工具的一家公司 。 從公司成立至今， Altera 公司一直在同行業(yè)中保持著領(lǐng)先地位。 Altera 一直在可編程系統(tǒng) 級(jí)芯片 (SOPC) 領(lǐng)域中處于前沿和領(lǐng)先的地位，結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識(shí)產(chǎn)權(quán) (IP) 和技術(shù)服務(wù)。新產(chǎn)品系列將可編程邏輯的內(nèi)在優(yōu)勢(shì) —— 靈活性、產(chǎn)品及時(shí)面市 —— 和更高級(jí)性能以及集成化結(jié)合在一起，專為滿足當(dāng)今大范圍的系統(tǒng)需求而開發(fā)設(shè)計(jì) 自二十年前發(fā)明世界上第一個(gè)可編程邏輯器件開始， Altera 公司（ NASDAQ：ALTR）秉承了創(chuàng)新的傳統(tǒng)，是世界上 “可編程芯片系統(tǒng) ”（ SOPC）解決方案倡導(dǎo)者。 Altera 結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識(shí)產(chǎn)權(quán)（ IP）和技術(shù)服務(wù)，在世界范圍內(nèi)為 14,000 多個(gè)客戶提供高質(zhì)量的可編程解決方案。新產(chǎn)品系列將可編程邏輯的內(nèi)在優(yōu)勢(shì) ——靈活性、產(chǎn)品及時(shí)面市 ——和更高級(jí)性能以及集成化結(jié)合在一起，專為滿足當(dāng)今大范圍的系統(tǒng)需求而開發(fā)設(shè)計(jì)。 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 4 目前在 ALTERA 的官方網(wǎng)站上只有 Byteblaster II、 USB Blaster 和 Master Blaster 三種。三種下載電纜中， MasterBlaster 的局限性最大，它既不支持主動(dòng)串行器件，也不支持 Nios II 的調(diào)試。 Byteblaster II 可以支持 ALTERA 目前所有類型的器件，包括 FPGA 和配置器件，也支持 SignalTap II 嵌入式邏輯分析儀，但ALTERA 聲明其不能用來(lái)調(diào)試 Nios II 嵌入式軟核處理器。 ALTER 下載電纜可以用于 Stratix, Cyclone, APEX II, Mercury, Excalibur, APEX 20K, ACEX1K, FLEX 10K, FLEX 8000 和 FLEX 6000 器件的在電路重配置，也可以用于 MAX II, MAX 3000A, MAX 7000 和 MAX 9000 器件的在系統(tǒng)編程。這些電纜通過(guò) QuartusII 軟件下載數(shù)據(jù)。 ByteBlaster II 并口下載電纜和MasterBlaster 通信電纜還能通過(guò) MAX+PLUS II 軟件 下載數(shù)據(jù)。 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 5 第二章 系統(tǒng)總體設(shè)計(jì) 硬件 總體設(shè)計(jì) 本文研究 基于 標(biāo)準(zhǔn)的 USB 下載接口電路的設(shè)計(jì)及實(shí)現(xiàn)。針對(duì)Altera 公司的 FPGA 器件 Cyclone，通過(guò)分析它的邊界掃描測(cè)試結(jié)構(gòu)和各種 JTAG指令，研究它的編程過(guò)程和編程特點(diǎn)，并提出設(shè)計(jì)方案。在接口電路硬件設(shè)計(jì)中，選用 FTDI 公司的 USB 控制芯片 FT245BM，實(shí)現(xiàn) USB 物理層和鏈路層協(xié)議的解析； Altera 公司的可編程邏輯器件 EPM3064 實(shí)現(xiàn)接口邏輯 。 硬件 電路的整體結(jié)構(gòu)框圖如圖 2— 1 所示。由于 USB 下載電路涉及了 標(biāo)準(zhǔn)和 USB 協(xié)議，所以接口電路主要包含兩大部分。一部分是 USB接口，它連接主機(jī)和可編程邏輯器件，主要功能是進(jìn)行 USB 和并行 I/O 口之間的數(shù)據(jù)格式轉(zhuǎn)換，用 USB 控制芯片實(shí)現(xiàn)。另一部分是 JTAG 接口，它連接 USB控制芯片和需要編程的邏輯器件，主要功能是進(jìn)行并行 I/O 口和 JTAG 之間數(shù)據(jù)的轉(zhuǎn)換，轉(zhuǎn)換邏輯通過(guò)對(duì)可編程邏輯器件進(jìn)行設(shè)計(jì)來(lái)實(shí)現(xiàn)。其他還包括一些必要的時(shí)鐘電路和電壓轉(zhuǎn)換電路。 圖 2— 1 硬件 電路整體結(jié)構(gòu)框圖 從主機(jī)傳來(lái)的 USB 數(shù)據(jù)，由 USB 控制芯片轉(zhuǎn)換為 8 位并行數(shù)據(jù)，經(jīng)數(shù)據(jù)總線送到 CPLD 的可編程 I/O 引腳。 CPLD 的數(shù)據(jù)也可以通過(guò)數(shù)據(jù)總線送回 USB控制芯片，然后轉(zhuǎn)換為 USB 的數(shù)據(jù)格式傳回主機(jī)。 CPLD 收 到 USB 控制芯片傳 主機(jī) USB 控制芯片 可編程邏輯器件 需要編程的可編程邏輯器件 并行 數(shù)據(jù) TCK TMS TDI TDO USB 接口 控制信號(hào) 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 6 送來(lái)的數(shù)據(jù)后，對(duì)數(shù)據(jù)進(jìn)行解析，然后轉(zhuǎn)換為符合 標(biāo)準(zhǔn)的編程數(shù)據(jù)和指令，從 TCK、 TMS 和 TDI 串行輸出到要編程的可編程邏輯器件。從可編程邏輯器件返回的符合 標(biāo)準(zhǔn)的校驗(yàn)數(shù)據(jù)從 TDO 串行輸入到 CPLD，轉(zhuǎn)換為 8 位并行數(shù)據(jù)傳送給 USB 控制芯片，最后返回主機(jī)進(jìn)行校驗(yàn)。 軟件 總體設(shè)計(jì) CPLD 設(shè)計(jì)過(guò)程，即芯片的設(shè)計(jì)流程。 CPLD 的工作大部分是在電腦上完成的。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語(yǔ)言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確 → 進(jìn)行管腳輸入、輸出鎖定（輸入、輸出管腳可根據(jù)需要設(shè)定） → 生成代碼 → 通過(guò)下載電纜將代碼傳送并存儲(chǔ)在 CPLD 芯片中。 軟件主要完成的功能是時(shí)序轉(zhuǎn)化。在 USB 芯片 將 8 位并行數(shù)據(jù)發(fā)送給 可編程邏輯器件 CPLD 時(shí)， 軟件將 USB 時(shí)序轉(zhuǎn)化為 JTAG 時(shí)序，應(yīng)用邊界掃描技術(shù)原理，使下載速度得到很大提升。在 可編程邏輯器件 CPLD 發(fā)送數(shù)據(jù)時(shí)， 軟件將符合 標(biāo)準(zhǔn) 的數(shù)據(jù)發(fā)送給主機(jī)，完成數(shù)據(jù)的傳輸。 CPLD 應(yīng)用狀態(tài)機(jī)的原理，將 CPLD 與 USB 控制芯片之間的數(shù)據(jù)傳輸，分為接受 狀態(tài)機(jī)和發(fā)送狀態(tài)機(jī)兩個(gè)狀態(tài)。 接收狀態(tài)機(jī)主要功能是查詢 USB_RXF 引腳的狀態(tài)，當(dāng)檢測(cè)到 USB_RXF 變低，即可獲知上位機(jī)已經(jīng)將數(shù)據(jù)寫入到FT245BM 的緩沖區(qū)，然后產(chǎn)生讀控制時(shí)序，將 FT245BM 接收緩沖區(qū)中的數(shù)據(jù)讀入到 CPLD 的緩沖區(qū)。發(fā)送狀態(tài)機(jī)完成的主要功能是將外設(shè)產(chǎn)生的數(shù)據(jù)通過(guò)FT245BM 和 USB 總線傳送到 PC 機(jī)。外設(shè)將數(shù)據(jù)準(zhǔn)備好后，將發(fā)送允許信號(hào)置為有效，當(dāng)狀態(tài)機(jī)檢測(cè)到發(fā)送允許信號(hào) =1 時(shí)，即啟動(dòng)發(fā)送操作。首先狀態(tài)機(jī)從外設(shè)的緩沖區(qū)按字節(jié)將待發(fā)送的數(shù)據(jù)讀到 CPLD 的緩沖區(qū)，并產(chǎn)生寫 FT245BM發(fā)送緩沖區(qū)的時(shí)序，將數(shù)據(jù)寫到 FT245BM 發(fā)送緩沖區(qū)。 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 7 第三章 硬件電路設(shè)計(jì) 電路器件介紹 USB 器件 FT245BM FT245BM 由 FTDI （ Future Technology Devices Int. Ltd.）公司推出，該芯片的主要功能是進(jìn)行 USB 和并行 I/O 口之間的協(xié)議轉(zhuǎn)換。芯片一方面可從主機(jī)通過(guò) USB 串行總線接收數(shù)據(jù)，并將其轉(zhuǎn)換為并行 I/O 口的數(shù)據(jù)流格式發(fā)送給外設(shè)；另一方面外設(shè)可通過(guò)并行 I/O 口將數(shù)據(jù)轉(zhuǎn)換為 USB 串行數(shù)據(jù)格式傳回主機(jī)。中間的轉(zhuǎn) 換工作全部由芯片自動(dòng)完成，開發(fā)者無(wú)須考慮固件的設(shè)計(jì)。該芯片提供了通用的并行 I/O 口方便與微控制器、 FPGA 或其他外設(shè)接口。在 PC 機(jī)端安裝了FTDI 公司提供的驅(qū)動(dòng)程序，只需熟悉簡(jiǎn)單的 VB、 VC 編程，就可很容易地進(jìn)行上位機(jī)軟件開發(fā)。 FT245BM 內(nèi)含兩個(gè) FIFO 數(shù)據(jù)緩沖區(qū)，一個(gè)是 128 字節(jié)的接收緩沖區(qū)，另一個(gè)是 384 字節(jié)的發(fā)送緩沖區(qū)。它們用作 USB 數(shù)據(jù)與并行 I/O 口數(shù)據(jù)的交換緩沖區(qū)。 FIFO 實(shí)現(xiàn)與外界（微控制器、 FPGA 或其它器件）的接口，主要通過(guò) 8