【文章內容簡介】 助我們完成 DSP 的開發(fā)與調試。在基于 USB 的 DSP 仿真器出現(xiàn)后，情況有所改變。盡管基于 USB 的仿真器價格比并口 DSP 仿真器高，但很多開發(fā)人員還是在第一時間選用它，因為兩者在仿真速度上是不可相提并論的。特別是在需要大量實時數(shù)據(jù)交換（ RTDX）的場合， USB 的速度優(yōu)勢就更明顯。我們可以在不中斷 DSP 程序運行的情況下調試程序，這樣可以加快調試速度，而且可以得到更真 實的結果。 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設計 2 在開發(fā) FPGA 時使用 USBBlaster 下載電纜的優(yōu)勢也同樣明顯。一方面，下載程序速度明顯快。如今 FPGA 的容量已達到數(shù)百萬門，即使是通過 JTAG 口下載程序，也需要很長時間， USBBlaster 則可以明顯縮短下載時間。另一方面，程序調試更加方便快捷，甚至可以作一些實時調試。這一點在使用 Signal Tap II嵌入式邏輯分析儀和調試 Nios II 嵌入式處理器時十分重要。 用過并口仿真器的人都會埋怨其使用不方便。首要在 BIOS 里設置成 EPP 方式，還要注意不能熱插拔，這 一問題在學生實驗室上課中最為明顯。電纜經常拔來拔去，結果導致計算并口都不能用了。使用 USB 電纜則完全不用擔心這一點，因為它天生就能熱插拔。 與傳統(tǒng)的基于 PC 并口的下載電纜相比，本設計的 USB下載接口電路具有 CPLD 的 USB 下載電纜 支持熱插拔、體積小、便于攜帶、降低對 PC 硬件傷害、編程速度快等明顯優(yōu)點。 USBBlaster 與 ByteblasterII 相比有以下的優(yōu)點： 使用 USBBlaster 調試 Nios II 時，再也不會出現(xiàn)煩人的警告提示。而使用ByteblasterII 調試時，則會彈出警告信 息，提示這不是 Nios II 支持的 JTAG 調試電纜。 下載 FPGA 配置程序是 ByteblasterII 的 6 倍。在一些速度要求高的應用場合下仍可使用 SignalTap II 嵌入式邏輯分析儀進行實時分析。調試 Nios II 處理器時同樣可以處理一些實時應用。 當使用 ByteblasterII 電纜調試 SignalTap II 嵌入式邏輯分析儀和 Nios II 嵌入式軟核處理器時，如 果數(shù)據(jù)交換的速率太快，都不可避免地出現(xiàn)死機。此時使用 USBBlaster 則可有效地避免死機現(xiàn)象發(fā)生。 只有要 USB 口的計算機都能使用 USBBlaster。不象 ByteblasterII 那樣要求計算機帶有并口。目前許多筆記本電腦，甚至臺式機都不再配備并口，此時ByteblasterII 將無法使用。 本文設計、制作的是一種在 QuartusII programer 環(huán)境下使用的低成本的 USB數(shù)據(jù)下載電纜 —— USBblaster。根據(jù) 標準、 USB 協(xié)議以及 JTAG 邊界掃描原理，通過解析 QuartusII 內部通信機制，使用 USB 芯片和 CPLD 結合，提出一種 USB 接口電路設計與實現(xiàn)方法。與傳統(tǒng)的并口、串口下 載電纜相比，其在下載速度和靈活性上都有很大 CPLD 的 USB 下載電纜 優(yōu)勢。 目前已開發(fā)的 USB 下載線一般需要在主機端另行設計軟件 CPLD 的 USB 下河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設計 3 載電纜 來控制與下載線及目標器件之間的通信和數(shù)據(jù)傳送；但是這樣不僅繁瑣，而且可能由于 PC 機操作系統(tǒng)的不同而影響兼容性。本文討論的 USB 下載線能在 Altera 公司的 QuartusII 開發(fā)環(huán)境下直接使用，無須在主機端另行設計通信軟件。與傳統(tǒng)的基于 PC 并口的下載電纜相比，本設計的 USB 下載接口電路具有CPLD 的 USB 下載電纜 支持熱插拔、體積小、便于攜帶、降低對 PC 硬件傷害、編程速度快等明顯優(yōu)點。 下載電纜發(fā)展現(xiàn)狀 自從 Byteblaster 被發(fā)明以來，由于它是將 PC 機中的配置信息傳到 PCB 板FLEX 器件中必不可少的器件，所以它被廣泛的使用。 Byteblaster 支持兩種配置模式：被動串行模式（ PS）和邊界掃描模式（ JTAG）。但由于現(xiàn)在計算機中 USB口的應用越來越廣泛， Byteblaster 做為并口的下載線，它的使用范圍漸漸變小，而且它的下載速度也比不上 USBBlaster。所以 USBBlaster 的使用顯的更加符合EDA 開發(fā)工作者的需要。但由于 Byteblaster 的制作成本要比 USBBlaster 低很多，只有幾十元，所以它的使用并不會減少的太快。 目前制作 下載電纜 的公司主要是 Altera 公司 ，國內只是根據(jù) Altera 公司 公布的一些資料進行仿制。由此可見國內的 CPLD 與 FPGA 技術與國外先進技術相比仍有一定的差距。下面主要介紹一下 Altera 公司 和它所生產的 下載 線。 Altera 公司是專業(yè)設計、生產、銷售高性能、高密度可編程邏輯器件 (PLD)及相應開發(fā)工具的一家公司 。 從公司成立至今， Altera 公司一直在同行業(yè)中保持著領先地位。 Altera 一直在可編程系統(tǒng) 級芯片 (SOPC) 領域中處于前沿和領先的地位，結合帶有軟件工具的可編程邏輯技術、知識產權 (IP) 和技術服務。新產品系列將可編程邏輯的內在優(yōu)勢 —— 靈活性、產品及時面市 —— 和更高級性能以及集成化結合在一起，專為滿足當今大范圍的系統(tǒng)需求而開發(fā)設計 自二十年前發(fā)明世界上第一個可編程邏輯器件開始， Altera 公司（ NASDAQ：ALTR）秉承了創(chuàng)新的傳統(tǒng)，是世界上 “可編程芯片系統(tǒng) ”（ SOPC）解決方案倡導者。 Altera 結合帶有軟件工具的可編程邏輯技術、知識產權（ IP）和技術服務，在世界范圍內為 14,000 多個客戶提供高質量的可編程解決方案。新產品系列將可編程邏輯的內在優(yōu)勢 ——靈活性、產品及時面市 ——和更高級性能以及集成化結合在一起，專為滿足當今大范圍的系統(tǒng)需求而開發(fā)設計。 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設計 4 目前在 ALTERA 的官方網(wǎng)站上只有 Byteblaster II、 USB Blaster 和 Master Blaster 三種。三種下載電纜中， MasterBlaster 的局限性最大，它既不支持主動串行器件，也不支持 Nios II 的調試。 Byteblaster II 可以支持 ALTERA 目前所有類型的器件，包括 FPGA 和配置器件，也支持 SignalTap II 嵌入式邏輯分析儀，但ALTERA 聲明其不能用來調試 Nios II 嵌入式軟核處理器。 ALTER 下載電纜可以用于 Stratix, Cyclone, APEX II, Mercury, Excalibur, APEX 20K, ACEX1K, FLEX 10K, FLEX 8000 和 FLEX 6000 器件的在電路重配置，也可以用于 MAX II, MAX 3000A, MAX 7000 和 MAX 9000 器件的在系統(tǒng)編程。這些電纜通過 QuartusII 軟件下載數(shù)據(jù)。 ByteBlaster II 并口下載電纜和MasterBlaster 通信電纜還能通過 MAX+PLUS II 軟件 下載數(shù)據(jù)。 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設計 5 第二章 系統(tǒng)總體設計 硬件 總體設計 本文研究 基于 標準的 USB 下載接口電路的設計及實現(xiàn)。針對Altera 公司的 FPGA 器件 Cyclone，通過分析它的邊界掃描測試結構和各種 JTAG指令，研究它的編程過程和編程特點，并提出設計方案。在接口電路硬件設計中，選用 FTDI 公司的 USB 控制芯片 FT245BM，實現(xiàn) USB 物理層和鏈路層協(xié)議的解析； Altera 公司的可編程邏輯器件 EPM3064 實現(xiàn)接口邏輯 。 硬件 電路的整體結構框圖如圖 2— 1 所示。由于 USB 下載電路涉及了 標準和 USB 協(xié)議，所以接口電路主要包含兩大部分。一部分是 USB接口，它連接主機和可編程邏輯器件，主要功能是進行 USB 和并行 I/O 口之間的數(shù)據(jù)格式轉換，用 USB 控制芯片實現(xiàn)。另一部分是 JTAG 接口，它連接 USB控制芯片和需要編程的邏輯器件，主要功能是進行并行 I/O 口和 JTAG 之間數(shù)據(jù)的轉換，轉換邏輯通過對可編程邏輯器件進行設計來實現(xiàn)。其他還包括一些必要的時鐘電路和電壓轉換電路。 圖 2— 1 硬件 電路整體結構框圖 從主機傳來的 USB 數(shù)據(jù)，由 USB 控制芯片轉換為 8 位并行數(shù)據(jù)，經數(shù)據(jù)總線送到 CPLD 的可編程 I/O 引腳。 CPLD 的數(shù)據(jù)也可以通過數(shù)據(jù)總線送回 USB控制芯片，然后轉換為 USB 的數(shù)據(jù)格式傳回主機。 CPLD 收 到 USB 控制芯片傳 主機 USB 控制芯片 可編程邏輯器件 需要編程的可編程邏輯器件 并行 數(shù)據(jù) TCK TMS TDI TDO USB 接口 控制信號 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設計 6 送來的數(shù)據(jù)后，對數(shù)據(jù)進行解析，然后轉換為符合 標準的編程數(shù)據(jù)和指令，從 TCK、 TMS 和 TDI 串行輸出到要編程的可編程邏輯器件。從可編程邏輯器件返回的符合 標準的校驗數(shù)據(jù)從 TDO 串行輸入到 CPLD，轉換為 8 位并行數(shù)據(jù)傳送給 USB 控制芯片，最后返回主機進行校驗。 軟件 總體設計 CPLD 設計過程，即芯片的設計流程。 CPLD 的工作大部分是在電腦上完成的。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入激勵信號，進行仿真，查看邏輯輸出結果是否正確 → 進行管腳輸入、輸出鎖定（輸入、輸出管腳可根據(jù)需要設定） → 生成代碼 → 通過下載電纜將代碼傳送并存儲在 CPLD 芯片中。 軟件主要完成的功能是時序轉化。在 USB 芯片 將 8 位并行數(shù)據(jù)發(fā)送給 可編程邏輯器件 CPLD 時， 軟件將 USB 時序轉化為 JTAG 時序，應用邊界掃描技術原理，使下載速度得到很大提升。在 可編程邏輯器件 CPLD 發(fā)送數(shù)據(jù)時， 軟件將符合 標準 的數(shù)據(jù)發(fā)送給主機，完成數(shù)據(jù)的傳輸。 CPLD 應用狀態(tài)機的原理，將 CPLD 與 USB 控制芯片之間的數(shù)據(jù)傳輸，分為接受 狀態(tài)機和發(fā)送狀態(tài)機兩個狀態(tài)。 接收狀態(tài)機主要功能是查詢 USB_RXF 引腳的狀態(tài)，當檢測到 USB_RXF 變低，即可獲知上位機已經將數(shù)據(jù)寫入到FT245BM 的緩沖區(qū)，然后產生讀控制時序，將 FT245BM 接收緩沖區(qū)中的數(shù)據(jù)讀入到 CPLD 的緩沖區(qū)。發(fā)送狀態(tài)機完成的主要功能是將外設產生的數(shù)據(jù)通過FT245BM 和 USB 總線傳送到 PC 機。外設將數(shù)據(jù)準備好后，將發(fā)送允許信號置為有效，當狀態(tài)機檢測到發(fā)送允許信號 =1 時，即啟動發(fā)送操作。首先狀態(tài)機從外設的緩沖區(qū)按字節(jié)將待發(fā)送的數(shù)據(jù)讀到 CPLD 的緩沖區(qū)，并產生寫 FT245BM發(fā)送緩沖區(qū)的時序，將數(shù)據(jù)寫到 FT245BM 發(fā)送緩沖區(qū)。 河海大學 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設計 7 第三章 硬件電路設計 電路器件介紹 USB 器件 FT245BM FT245BM 由 FTDI （ Future Technology Devices Int. Ltd.）公司推出，該芯片的主要功能是進行 USB 和并行 I/O 口之間的協(xié)議轉換。芯片一方面可從主機通過 USB 串行總線接收數(shù)據(jù)，并將其轉換為并行 I/O 口的數(shù)據(jù)流格式發(fā)送給外設；另一方面外設可通過并行 I/O 口將數(shù)據(jù)轉換為 USB 串行數(shù)據(jù)格式傳回主機。中間的轉 換工作全部由芯片自動完成，開發(fā)者無須考慮固件的設計。該芯片提供了通用的并行 I/O 口方便與微控制器、 FPGA 或其他外設接口。在 PC 機端安裝了FTDI 公司提供的驅動程序，只需熟悉簡單的 VB、 VC 編程，就可很容易地進行上位機軟件開發(fā)。 FT245BM 內含兩個 FIFO 數(shù)據(jù)緩沖區(qū)，一個是 128 字節(jié)的接收緩沖區(qū)，另一個是 384 字節(jié)的發(fā)送緩沖區(qū)。它們用作 USB 數(shù)據(jù)與并行 I/O 口數(shù)據(jù)的交換緩沖區(qū)。 FIFO 實現(xiàn)與外界（微控制器、 FPGA 或其它器件）的接口，主要通過 8