【文章內(nèi)容簡(jiǎn)介】 局時(shí)鐘，輸出使能和復(fù)位 /置位信號(hào)。 FB 生成 18 個(gè)輸出以驅(qū)動(dòng) FastCONNECT，這 18 個(gè)輸出與其對(duì)應(yīng)的輸出使能信號(hào)也可以驅(qū)動(dòng) I/OB。 功能塊的結(jié)構(gòu)框圖如圖 所示 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 7 圖 功能塊 FB 的結(jié)構(gòu)框圖 (2) 宏單元 (Macrocell) 通常宏單元由可編程的邏輯陣列 、乘積項(xiàng)分配器、可編程寄存器、數(shù)據(jù)選擇器以及一些相應(yīng)的簡(jiǎn)單的門(mén)電路構(gòu)成。 一般來(lái)說(shuō)， XC9500 系列的每一個(gè)宏單元可以單獨(dú)配置成組合邏輯功能或者時(shí)序邏輯功能，這主要取決于宏單元中的寄存器是否被旁路。 圖 說(shuō)明了 FB 中 宏單元的內(nèi)部結(jié)構(gòu) 圖 FB 中宏單元的內(nèi)部結(jié)構(gòu) (3) 開(kāi)關(guān)矩陣 (Switch Matrix) 開(kāi)關(guān)矩陣也是 CPLD 內(nèi)部可編程的重要資源，其連接信號(hào)到 FB 的輸入。所有 UOB的輸出和所有 FB 的輸出都驅(qū)動(dòng) FastCONNECT 開(kāi)關(guān)矩陣。這些信號(hào)的任一個(gè)都可以通過(guò)編程選擇以統(tǒng)一的延時(shí)驅(qū)動(dòng) 每個(gè) FB。 如圖 所示。 (4) I/O 模塊 (IOB) 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 8 在 XC9500 系列 CPLD 的內(nèi)部結(jié)構(gòu)中， I/O 塊的功能是用來(lái)為 CPLD 的輸入和輸出提供相應(yīng)的緩沖，即用來(lái)為內(nèi)部邏輯電路和器件的用戶引腳之間提供相應(yīng)的接口，它的具體結(jié)構(gòu)和輸出使能如圖 所示。 圖 FastCONNECT 開(kāi)關(guān)矩陣 (5) 乘積項(xiàng)分配器 (Product Term Allocator) 在 XC9500 系列 CPLD 的 FB 中，乘積項(xiàng)分配器的主要功能是用來(lái)控制如何將直接來(lái)自于可編程與陣列的 5 個(gè)乘積項(xiàng)分配給相應(yīng)的宏單元來(lái)使用。 可編程 CPLD 芯片 XC9572 產(chǎn)品規(guī)格說(shuō)明 XC9572 的特性 (1) 所有引腳提供 引腳 — 引腳邏輯延時(shí)； (2) 125MHz 計(jì)數(shù)頻率； (3) 具有 1600 個(gè)可用門(mén)的 72 個(gè)宏單元； 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 9 (4) 72 個(gè)用戶 I/O 引腳； (5) 5V ISP(內(nèi)部系統(tǒng)可編程 )； ① 可完成 10000 次編程 /擦除； 圖 IOB 結(jié)構(gòu)圖 ② 可完成所有商用電壓和溫度范圍的 編程 /擦除； (6)增強(qiáng)的引腳鎖定結(jié)構(gòu)； (7) 靈活的 36V 18 功能塊； ① 90 個(gè)乘積項(xiàng)可驅(qū)動(dòng)功能塊內(nèi) 18 個(gè)宏單元的任意乘積項(xiàng)； ② 具有全局時(shí)鐘、乘積項(xiàng)時(shí)鐘、輸出使能及置位復(fù)位信號(hào)； (8) 擴(kuò)展的 IEEE Std 邊界掃描支持 (JTAG)； (9) 每個(gè)宏單元內(nèi)具有可編程功率轉(zhuǎn)換模式； 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 10 (10) 單個(gè)輸出時(shí)有轉(zhuǎn)換速率控制功能； (11) 用戶可編程地針功能； (12) 為設(shè)計(jì)保護(hù)提供的擴(kuò)展模式安全特性； (13) 高驅(qū)動(dòng)的 24mA 輸出； (14) 或 5V 的 I/O 能力； (15) 先進(jìn)的 CMOS 5V 快速閃爍技術(shù)； (16) 支持多片的 XC9500 并行編程； (17) 支持 44 腳 PLCC， 84 腳 PLCC， 100 腳 PQFP 和 100 腳 TQFP 封裝形式。 XC9572 特性說(shuō)明 XC9572 是一種高性能的 CPLD，為一般的邏輯集成提供了先進(jìn)的系統(tǒng)內(nèi)部編程及測(cè)試功能。它由 8 個(gè) 36V18 功能塊組成，功能塊提供 1600 個(gè) 傳輸延時(shí)的可用門(mén)。系統(tǒng)的整體結(jié)構(gòu)見(jiàn)圖 。 VHDL 語(yǔ)言簡(jiǎn)介 當(dāng)前，在國(guó)內(nèi)外應(yīng)用的硬件描述語(yǔ)言有許多種， VHDL 語(yǔ)言是應(yīng)用最廣泛的硬件描述語(yǔ)言之一。 VHDL 語(yǔ)言功能相當(dāng)強(qiáng)大，不但適應(yīng)了當(dāng)今電子設(shè)計(jì)自動(dòng)化技術(shù)的飛速發(fā)展，還變革性地促進(jìn)了電子設(shè)計(jì)自動(dòng)化技術(shù)的進(jìn)步。世界上一些著名 EDA 公司的開(kāi)發(fā)工具均支持 VHDL。用 VHDL 語(yǔ)言編程實(shí)現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計(jì)容易做到技術(shù)共享，HDL 語(yǔ)言最適合于用 CPLD 和 FPGA 等器件實(shí)現(xiàn)數(shù)字電子系統(tǒng)設(shè)計(jì)。 VHDL 語(yǔ)言的優(yōu)點(diǎn) VHDL 語(yǔ)言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 語(yǔ)言的程序結(jié)構(gòu)特點(diǎn)是見(jiàn)一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊湖一個(gè)系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能 和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其它的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力。 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 11 VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能檢查設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和 圖 XC9572 結(jié)構(gòu)圖 已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速的完成必須由許多甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)。 對(duì)于用 VHDL 完成一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 12 計(jì)。 由于 VHDL 具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類(lèi)屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 使用 VHDL 語(yǔ)言的可行性 使 用 VHDL 語(yǔ)言設(shè)計(jì)出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)，使其實(shí)現(xiàn)出租車(chē)上電子數(shù)字鐘和計(jì)費(fèi)器以及預(yù)置和模擬汽車(chē)啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示時(shí)鐘和車(chē)費(fèi)數(shù)目，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)。 VHDL 語(yǔ)言編制的程序編譯通過(guò)下載到特定芯片后，可應(yīng)用于實(shí)際的出租車(chē)計(jì)價(jià)系統(tǒng)中 。 Xilinx Foundation 系統(tǒng)簡(jiǎn)介 Xilinx Foundation 系統(tǒng)是 Xilinx 公司可編程器件的開(kāi)發(fā)系統(tǒng)之一，是一種目前使用較廣的開(kāi)發(fā)系統(tǒng)。該系統(tǒng)提供一個(gè)非 常友好的用戶界面，具有很強(qiáng)的開(kāi)發(fā)和設(shè)計(jì)功能。在此開(kāi)發(fā)系統(tǒng)下，用戶可以完成從設(shè)計(jì)輸入到設(shè)計(jì)仿真；從設(shè)計(jì)編譯到器件編程，全部操作都在一個(gè)圖形界面下操作完成。 Foundation 系統(tǒng) 支持 Xilinx 公司的全部系列的可編程邏輯器件，利用該系統(tǒng)可以開(kāi)發(fā)任何一種 Xilinx 公司可編程邏輯器件。 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 13 3 出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 系統(tǒng)基本設(shè)計(jì)思想及實(shí)現(xiàn)的功能及要求 系統(tǒng)基本設(shè)計(jì)思想 本系統(tǒng)設(shè)計(jì)包含電子鐘和計(jì)價(jià)器的設(shè)計(jì)，用 VHDL 語(yǔ)言實(shí)現(xiàn)整個(gè)系統(tǒng)的設(shè)計(jì)，編程環(huán)境為 Xilinx Foundation 系統(tǒng) 。電子鐘程序的設(shè)計(jì)要有時(shí)分秒的計(jì)量及顯示，并且要有調(diào)節(jié)時(shí)間的功能。計(jì)價(jià)器程序的設(shè)計(jì)要有行駛路程、總金額和等待時(shí)間的計(jì)量及顯示。 設(shè)計(jì)最終生成 SRAM 目標(biāo)文件 ( 3 .sof) ,通過(guò) JTAG 端口下載、 Byte2Blaster 編程電纜并行口 PS 配置 ,將設(shè)計(jì)數(shù)據(jù)下載到相應(yīng)的 CPLD 中。 系統(tǒng)實(shí)現(xiàn)的功能及要求 出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)實(shí)現(xiàn)兩方面的功能，一是 有一個(gè) 電子數(shù)字鐘 的顯示 ，一是計(jì)價(jià)部分（計(jì)價(jià)器），如圖 。 電子鐘實(shí)現(xiàn)功能及要求： （ 1）在 LED數(shù)碼管上顯示時(shí) 、分、秒； （ 2）設(shè)置清零按鍵 clr， Clr信號(hào)有效時(shí)，使小時(shí)為 1和分鐘為 1； （ 3）設(shè)置小時(shí)調(diào)整按鍵，使小時(shí)加 1，設(shè)置分鐘調(diào)整按鍵，使分鐘加 1。 計(jì)價(jià)器實(shí)現(xiàn)功能及要求： （ 1）實(shí)現(xiàn)預(yù)置功能 ， 能預(yù)置起步費(fèi)，車(chē)行 ，且累計(jì)等待時(shí)間 2分鐘內(nèi)，起步費(fèi) 3元 ； （ 2） 實(shí)現(xiàn)計(jì)價(jià)、計(jì)時(shí)、計(jì)程功能。 計(jì)價(jià)部分為：起 步費(fèi) 6元，車(chē)行 1元計(jì)費(fèi)，累計(jì)等待時(shí)間 2分鐘內(nèi)不計(jì)費(fèi)， 2分鐘外以每分鐘 。計(jì)價(jià)范圍為 ，分辨率為 。 計(jì)時(shí)部分為：計(jì)算乘客等待時(shí)間，計(jì)時(shí)器量程為 59分 ，滿量程自動(dòng)歸零。計(jì)時(shí)分辨率為 1分鐘。 計(jì)程部分為：計(jì)算乘客所行駛的公里數(shù)，計(jì)程器的量程為 99公里，滿量程自動(dòng)歸零。計(jì)程分辨率為 。 （ 3）設(shè)計(jì)動(dòng)態(tài)掃描顯示電路， 顯示出租車(chē)費(fèi)、等待時(shí)間、行駛路程。 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 14 （ 4） 公里脈沖傳感信號(hào)設(shè)定為 每發(fā)一個(gè)脈沖代表運(yùn)行了 。 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)硬件結(jié)構(gòu)及框圖 如圖 所示。 在硬件設(shè)計(jì)方面， 因?yàn)槭窃O(shè)計(jì)它的可實(shí)現(xiàn)性，所以電子鐘的調(diào)節(jié)信號(hào)、等待信號(hào)和啟動(dòng)以及復(fù)位手動(dòng)輸入，在使用 foundation 軟件 模擬時(shí)則使用分頻出的不同頻率信號(hào)。這樣硬件設(shè)計(jì)則主要包括這幾部分：頻率信號(hào)源、鍵盤(pán)、功能芯片 XC957 數(shù)碼管 顯示 、顯示 位 驅(qū)動(dòng)電路及數(shù)碼管 段選驅(qū)動(dòng) 電路。 XC9572 是一種高性能的 CPLD，具有 72個(gè)用戶 I/O 引腳，圖 是電路的具體設(shè)計(jì)電路，數(shù)碼管顯示部分共用了 9 個(gè) LED 數(shù)碼管 ，分別為 4 位 計(jì)價(jià)顯示， 3 位計(jì)程顯示，和 2 位等待時(shí)間顯示，電子鐘部分的數(shù)碼管及驅(qū)動(dòng)電路因重復(fù)所以省略， 總體電路圖如圖 所示， 在第三章介紹電子鐘的程序設(shè)計(jì)部分。 頻率信號(hào) 分頻模塊 控制模塊 等待信號(hào) 公里脈沖 計(jì)費(fèi) /復(fù)位 電子鐘 計(jì)費(fèi)模塊 計(jì)時(shí)模塊 計(jì)程模塊 數(shù) 碼 管 顯 示 圖 計(jì)價(jià)系統(tǒng) 件功能 框圖 LED 數(shù)碼管動(dòng)態(tài)掃描信號(hào) f1 f10 f15 f1 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 15 外圍電路介紹 信號(hào)源晶振電路如圖 所示。 基于 CPLD的出租車(chē)自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 16 圖 總體設(shè)計(jì)電路圖 123456ABCD654321D C B ATitleNumberRevisionSizeBDate:19Jun2006Sheet of File:H:\Sheet2.DDBDrawn By:IO1IO2IO3IO4IO/GCK15IO/GCK26IO/GCK37IO8IO9IO35IO36IO37IO38IO/GSR39IO/GTS240IO/GTS142IO43IO44IO11IO12IO13IO14IO18IO19IO20IO22IO24IO25IO26IO27IO28IO29IO33IO34TCK17TDI15TMS16TDO30VCCINT21GND10U? XC95727PC44C(44)12345671098SM212345671098SM312345671098SM412345671098SM5EEEEDDDDT2T3T4T5CCCCGGGGFFFFT2T3T4T5AAAABBBB1234567109