【文章內(nèi)容簡介】 局時鐘，輸出使能和復位 /置位信號。 FB 生成 18 個輸出以驅(qū)動 FastCONNECT，這 18 個輸出與其對應的輸出使能信號也可以驅(qū)動 I/OB。 功能塊的結(jié)構(gòu)框圖如圖 所示 基于 CPLD的出租車自動計價系統(tǒng)的設計 7 圖 功能塊 FB 的結(jié)構(gòu)框圖 (2) 宏單元 (Macrocell) 通常宏單元由可編程的邏輯陣列 、乘積項分配器、可編程寄存器、數(shù)據(jù)選擇器以及一些相應的簡單的門電路構(gòu)成。 一般來說， XC9500 系列的每一個宏單元可以單獨配置成組合邏輯功能或者時序邏輯功能，這主要取決于宏單元中的寄存器是否被旁路。 圖 說明了 FB 中 宏單元的內(nèi)部結(jié)構(gòu) 圖 FB 中宏單元的內(nèi)部結(jié)構(gòu) (3) 開關(guān)矩陣 (Switch Matrix) 開關(guān)矩陣也是 CPLD 內(nèi)部可編程的重要資源，其連接信號到 FB 的輸入。所有 UOB的輸出和所有 FB 的輸出都驅(qū)動 FastCONNECT 開關(guān)矩陣。這些信號的任一個都可以通過編程選擇以統(tǒng)一的延時驅(qū)動 每個 FB。 如圖 所示。 (4) I/O 模塊 (IOB) 基于 CPLD的出租車自動計價系統(tǒng)的設計 8 在 XC9500 系列 CPLD 的內(nèi)部結(jié)構(gòu)中， I/O 塊的功能是用來為 CPLD 的輸入和輸出提供相應的緩沖，即用來為內(nèi)部邏輯電路和器件的用戶引腳之間提供相應的接口，它的具體結(jié)構(gòu)和輸出使能如圖 所示。 圖 FastCONNECT 開關(guān)矩陣 (5) 乘積項分配器 (Product Term Allocator) 在 XC9500 系列 CPLD 的 FB 中，乘積項分配器的主要功能是用來控制如何將直接來自于可編程與陣列的 5 個乘積項分配給相應的宏單元來使用。 可編程 CPLD 芯片 XC9572 產(chǎn)品規(guī)格說明 XC9572 的特性 (1) 所有引腳提供 引腳 — 引腳邏輯延時； (2) 125MHz 計數(shù)頻率； (3) 具有 1600 個可用門的 72 個宏單元； 基于 CPLD的出租車自動計價系統(tǒng)的設計 9 (4) 72 個用戶 I/O 引腳； (5) 5V ISP(內(nèi)部系統(tǒng)可編程 )； ① 可完成 10000 次編程 /擦除； 圖 IOB 結(jié)構(gòu)圖 ② 可完成所有商用電壓和溫度范圍的 編程 /擦除； (6)增強的引腳鎖定結(jié)構(gòu)； (7) 靈活的 36V 18 功能塊； ① 90 個乘積項可驅(qū)動功能塊內(nèi) 18 個宏單元的任意乘積項； ② 具有全局時鐘、乘積項時鐘、輸出使能及置位復位信號； (8) 擴展的 IEEE Std 邊界掃描支持 (JTAG)； (9) 每個宏單元內(nèi)具有可編程功率轉(zhuǎn)換模式； 基于 CPLD的出租車自動計價系統(tǒng)的設計 10 (10) 單個輸出時有轉(zhuǎn)換速率控制功能； (11) 用戶可編程地針功能； (12) 為設計保護提供的擴展模式安全特性； (13) 高驅(qū)動的 24mA 輸出； (14) 或 5V 的 I/O 能力； (15) 先進的 CMOS 5V 快速閃爍技術(shù)； (16) 支持多片的 XC9500 并行編程； (17) 支持 44 腳 PLCC， 84 腳 PLCC， 100 腳 PQFP 和 100 腳 TQFP 封裝形式。 XC9572 特性說明 XC9572 是一種高性能的 CPLD，為一般的邏輯集成提供了先進的系統(tǒng)內(nèi)部編程及測試功能。它由 8 個 36V18 功能塊組成，功能塊提供 1600 個 傳輸延時的可用門。系統(tǒng)的整體結(jié)構(gòu)見圖 。 VHDL 語言簡介 當前，在國內(nèi)外應用的硬件描述語言有許多種， VHDL 語言是應用最廣泛的硬件描述語言之一。 VHDL 語言功能相當強大，不但適應了當今電子設計自動化技術(shù)的飛速發(fā)展，還變革性地促進了電子設計自動化技術(shù)的進步。世界上一些著名 EDA 公司的開發(fā)工具均支持 VHDL。用 VHDL 語言編程實現(xiàn)數(shù)字電子系統(tǒng)硬件設計容易做到技術(shù)共享，HDL 語言最適合于用 CPLD 和 FPGA 等器件實現(xiàn)數(shù)字電子系統(tǒng)設計。 VHDL 語言的優(yōu)點 VHDL 語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法十分類似于一般的計算機高級語言。 VHDL 語言的程序結(jié)構(gòu)特點是見一項工程設計，或稱設計實體（可以是一個元件、一個電路模塊湖一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱可視部分），即設計實體的內(nèi)部功能 和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設計的基本點。應用 VHDL 進行工程設計的優(yōu)點是多方面的。 與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力。 基于 CPLD的出租車自動計價系統(tǒng)的設計 11 VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期，就能檢查設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設計的分解和 圖 XC9572 結(jié)構(gòu)圖 已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速的完成必須由許多甚至多個開發(fā)組共同并行工作才能實現(xiàn)。 對于用 VHDL 完成一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動把 VHDL 描述設計轉(zhuǎn)變成門級網(wǎng)表。 VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設基于 CPLD的出租車自動計價系統(tǒng)的設計 12 計。 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結(jié)構(gòu)。 使用 VHDL 語言的可行性 使 用 VHDL 語言設計出租車自動計價系統(tǒng)，使其實現(xiàn)出租車上電子數(shù)字鐘和計費器以及預置和模擬汽車啟動、停止、暫停等功能，并設計動態(tài)掃描電路顯示時鐘和車費數(shù)目，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點。 VHDL 語言編制的程序編譯通過下載到特定芯片后，可應用于實際的出租車計價系統(tǒng)中 。 Xilinx Foundation 系統(tǒng)簡介 Xilinx Foundation 系統(tǒng)是 Xilinx 公司可編程器件的開發(fā)系統(tǒng)之一，是一種目前使用較廣的開發(fā)系統(tǒng)。該系統(tǒng)提供一個非 常友好的用戶界面，具有很強的開發(fā)和設計功能。在此開發(fā)系統(tǒng)下，用戶可以完成從設計輸入到設計仿真；從設計編譯到器件編程，全部操作都在一個圖形界面下操作完成。 Foundation 系統(tǒng) 支持 Xilinx 公司的全部系列的可編程邏輯器件，利用該系統(tǒng)可以開發(fā)任何一種 Xilinx 公司可編程邏輯器件。 基于 CPLD的出租車自動計價系統(tǒng)的設計 13 3 出租車自動計價系統(tǒng)的設計 系統(tǒng)基本設計思想及實現(xiàn)的功能及要求 系統(tǒng)基本設計思想 本系統(tǒng)設計包含電子鐘和計價器的設計，用 VHDL 語言實現(xiàn)整個系統(tǒng)的設計，編程環(huán)境為 Xilinx Foundation 系統(tǒng) 。電子鐘程序的設計要有時分秒的計量及顯示，并且要有調(diào)節(jié)時間的功能。計價器程序的設計要有行駛路程、總金額和等待時間的計量及顯示。 設計最終生成 SRAM 目標文件 ( 3 .sof) ,通過 JTAG 端口下載、 Byte2Blaster 編程電纜并行口 PS 配置 ,將設計數(shù)據(jù)下載到相應的 CPLD 中。 系統(tǒng)實現(xiàn)的功能及要求 出租車自動計價系統(tǒng)實現(xiàn)兩方面的功能，一是 有一個 電子數(shù)字鐘 的顯示 ，一是計價部分（計價器），如圖 。 電子鐘實現(xiàn)功能及要求： （ 1）在 LED數(shù)碼管上顯示時 、分、秒； （ 2）設置清零按鍵 clr， Clr信號有效時，使小時為 1和分鐘為 1； （ 3）設置小時調(diào)整按鍵，使小時加 1，設置分鐘調(diào)整按鍵，使分鐘加 1。 計價器實現(xiàn)功能及要求： （ 1）實現(xiàn)預置功能 ， 能預置起步費，車行 ，且累計等待時間 2分鐘內(nèi)，起步費 3元 ； （ 2） 實現(xiàn)計價、計時、計程功能。 計價部分為：起 步費 6元，車行 1元計費，累計等待時間 2分鐘內(nèi)不計費， 2分鐘外以每分鐘 。計價范圍為 ，分辨率為 。 計時部分為：計算乘客等待時間，計時器量程為 59分 ，滿量程自動歸零。計時分辨率為 1分鐘。 計程部分為：計算乘客所行駛的公里數(shù)，計程器的量程為 99公里，滿量程自動歸零。計程分辨率為 。 （ 3）設計動態(tài)掃描顯示電路， 顯示出租車費、等待時間、行駛路程。 基于 CPLD的出租車自動計價系統(tǒng)的設計 14 （ 4） 公里脈沖傳感信號設定為 每發(fā)一個脈沖代表運行了 。 系統(tǒng)硬件設計 系統(tǒng)硬件結(jié)構(gòu)及框圖 如圖 所示。 在硬件設計方面， 因為是設計它的可實現(xiàn)性，所以電子鐘的調(diào)節(jié)信號、等待信號和啟動以及復位手動輸入，在使用 foundation 軟件 模擬時則使用分頻出的不同頻率信號。這樣硬件設計則主要包括這幾部分：頻率信號源、鍵盤、功能芯片 XC957 數(shù)碼管 顯示 、顯示 位 驅(qū)動電路及數(shù)碼管 段選驅(qū)動 電路。 XC9572 是一種高性能的 CPLD，具有 72個用戶 I/O 引腳，圖 是電路的具體設計電路，數(shù)碼管顯示部分共用了 9 個 LED 數(shù)碼管 ，分別為 4 位 計價顯示， 3 位計程顯示，和 2 位等待時間顯示，電子鐘部分的數(shù)碼管及驅(qū)動電路因重復所以省略， 總體電路圖如圖 所示， 在第三章介紹電子鐘的程序設計部分。 頻率信號 分頻模塊 控制模塊 等待信號 公里脈沖 計費 /復位 電子鐘 計費模塊 計時模塊 計程模塊 數(shù) 碼 管 顯 示 圖 計價系統(tǒng) 件功能 框圖 LED 數(shù)碼管動態(tài)掃描信號 f1 f10 f15 f1 基于 CPLD的出租車自動計價系統(tǒng)的設計 15 外圍電路介紹 信號源晶振電路如圖 所示。 基于 CPLD的出租車自動計價系統(tǒng)的設計 16 圖 總體設計電路圖 123456ABCD654321D C B ATitleNumberRevisionSizeBDate:19Jun2006Sheet of File:H:\Sheet2.DDBDrawn By:IO1IO2IO3IO4IO/GCK15IO/GCK26IO/GCK37IO8IO9IO35IO36IO37IO38IO/GSR39IO/GTS240IO/GTS142IO43IO44IO11IO12IO13IO14IO18IO19IO20IO22IO24IO25IO26IO27IO28IO29IO33IO34TCK17TDI15TMS16TDO30VCCINT21GND10U? XC95727PC44C(44)12345671098SM212345671098SM312345671098SM412345671098SM5EEEEDDDDT2T3T4T5CCCCGGGGFFFFT2T3T4T5AAAABBBB1234567109