【文章內(nèi)容簡(jiǎn)介】 基礎(chǔ)之上構(gòu)成基于 CPLD/FPGA 的簡(jiǎn)易電子琴。 如何使用 EDA 工具設(shè)計(jì)電子系統(tǒng)是人們普遍關(guān)心的問(wèn)題。在 EDA 工具軟件MAX+PLUS II 的支持下，本文所有的軟件通過(guò)了編譯、調(diào)式和波形仿真。 設(shè)計(jì)的主要工作 本設(shè)計(jì)首先需要對(duì)各個(gè)模塊進(jìn)行編程，用的是 VHDL 語(yǔ)言實(shí)現(xiàn)各個(gè)模塊的功能，然后利用 EDA 工具軟件 max+plus II 編寫(xiě)并調(diào)試系統(tǒng)的 VHDL 程序。并且每一個(gè)模塊都在這個(gè) 軟件下進(jìn)行了仿真。系統(tǒng)的 VHDL 程序編好過(guò)后先在實(shí)驗(yàn)室的 EDA 實(shí)驗(yàn)箱上下載調(diào)試，成功過(guò)后再根據(jù)電路焊接相應(yīng)的電路板。最好將程序下載到制好的電路上驗(yàn)證。音準(zhǔn)這是電子琴質(zhì)量的重要指標(biāo)，需要通過(guò)揚(yáng)聲器將準(zhǔn)確的音符對(duì)應(yīng)的頻率播放出來(lái)，而且需要通過(guò)顯示器實(shí)時(shí)的將正在播放的音符以及它的高低音正確的顯示出來(lái)，其中數(shù)控分頻和信號(hào)處理成為本文研究的關(guān)鍵。 與設(shè)計(jì)相關(guān)的音樂(lè)知識(shí) 所謂簡(jiǎn)譜，是指一種簡(jiǎn)易的記譜法。有字母簡(jiǎn)譜和數(shù)字簡(jiǎn)譜兩種。一般所稱的 科譜，系指數(shù)字簡(jiǎn)譜。數(shù)字簡(jiǎn)譜以可動(dòng)唱名法為基礎(chǔ)，用 7 代表音階中的 7 個(gè)基本音級(jí)，讀音為 do、 re、 mi、 fa、 sol、 la、 si，休止以 O 表示。每一個(gè)數(shù)字的時(shí)值名相當(dāng)于五線譜的 4 分音符。 休止符：音樂(lè)中除了有音的高低，長(zhǎng)短之外，也有音的休止。表示聲音休止的符隆健：基于 CPLD/FPGA的簡(jiǎn)易電子琴設(shè)計(jì) 4 號(hào)叫休止符，用“ 0”標(biāo)記。通俗點(diǎn)說(shuō)就是沒(méi)有聲音，不出聲的符號(hào)。休止符與音符基本相同，也有六種。但一般直接用 0 代替增加的橫線，每增加一個(gè) 0，就增加一個(gè)四分休止符時(shí)的時(shí)值。 音的高低：任何一首曲子都是高低相間的音組成的，從鋼琴上直觀看就是越往左面的鍵盤(pán)音越低，越往右面的鍵盤(pán)音越高。 本 設(shè)計(jì)是以 G 調(diào)為基準(zhǔn)，能 發(fā)出部分低音組 ,整個(gè)中音組，部分高音組一共 15 個(gè)音符，包括休止符一共 16 個(gè)，其中所有音符為 1， 2， 3， 4， 5， 6， 7 共七種。 2020 屆 電氣工程與自動(dòng)化畢業(yè)設(shè)計(jì) （論文） 5 第二章 開(kāi)發(fā)工具以及硬件 FPGA 器件簡(jiǎn)介 EDA 技術(shù) EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）縮寫(xiě)， 是 90 年代初從 CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、 CAM（計(jì)算機(jī)輔助制造）、 CAT（計(jì)算機(jī)輔助測(cè)試）和 CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。 EDA 技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言HDL（ Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的 EDA 工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在 EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行 編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu) 用一定 的方式聯(lián)系起來(lái)。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。 綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換 成 低級(jí)的、可與目標(biāo)器件 FPGA/CPLD 相映射的網(wǎng)表文件。 適配器的功能是將由綜合器產(chǎn)生的網(wǎng) 表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。適配 器 所選定的目標(biāo)器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。 硬件描述語(yǔ)言 HDL 是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言，如： C、 PASCAL 而言的。HDL 語(yǔ)言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和 連接方式。設(shè)計(jì)者可利用 HDL 程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式 ， 然后利用綜合器和適配器將此程序編程能控制 FPGA 和CPLD 內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就 FPGA/CPLD 開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的 HDL 主要有 ABELHDL、 AHDL和 VHDL。 硬件描述語(yǔ)言 — VHDL VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA隆?。夯?CPLD/FPGA的簡(jiǎn)易電子琴設(shè)計(jì) 6 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱93 版）。 現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL 主要用于描述數(shù) 字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或 稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 (1) 與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (2) VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使 得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 (3) VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和 已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè) 開(kāi) 發(fā)組共同并行工作才能實(shí)現(xiàn) 任務(wù) 。 (4)對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地 把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 (5) VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什 么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 VHDL 的設(shè)計(jì)流程： (1) 設(shè)計(jì)輸入 根據(jù)電路設(shè)計(jì)所提出的要 求，將程序輸入到 VHDL 編輯器中去編輯。 2020 屆 電氣工程與自動(dòng)化畢業(yè)設(shè)計(jì) （論文） 7 (2) 功能級(jí)模擬 用 VHDL， 模擬器對(duì)編輯后的程序進(jìn)行模擬 ， 如果達(dá)不到設(shè)計(jì)要求，則可以重新修改程序，直到通過(guò)功能模擬。 (3) 邏輯綜合與優(yōu)化 將通過(guò)功能模擬的程序放到 VHDL 編譯器中，進(jìn)行邏輯綜合與優(yōu)化。 (4) 門級(jí)模擬 對(duì)電路用 VHDL 仿真器仿真， 可對(duì)門級(jí)電路的延時(shí)、定時(shí)狀態(tài)、驅(qū)動(dòng)能力等進(jìn)行仿真。如不符合要求，可重復(fù)步驟 (3)，再門 級(jí)模擬，直到符合要求止 。 (5) 版圖生成 用相應(yīng)的軟件處理后，就可以拿去制版。 FPGA 器件簡(jiǎn)介 1985 年， Xilinx 公司推出了世界上第一款 FPGA。 FPGA 的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。目前 FPGA 的主流是 Xilinx 公司的產(chǎn)品，所以就以 Xilinx 公司的FPGA 為例，介紹其結(jié)構(gòu)特點(diǎn)。 FPGA 一般由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的 SRAM組成，這三種可編程電路是：可編程邏輯塊 CLB(Configurable Logic Block)、輸入 /輸出模塊 IOB(I/O Block)和互連資源 IR(Interconnect Resource)，其基本結(jié)構(gòu)如圖21 所示 (1)可編程邏輯塊 CLB CLB 是 FPGA 的主要組成部分，是實(shí)現(xiàn)邏輯功的基本單元。 CLB 中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來(lái)選擇觸發(fā)激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需電路結(jié)構(gòu)。 (2)輸入 /輸出模塊 IOB IOB 提供了器件引腳和內(nèi)部邏輯 陣列之間的 連 接，通常排列在芯片的四周。 IOB 主要由輸入觸發(fā)器、輸入緩沖器、輸 出 觸發(fā) /鎖存器和輸出緩沖器組 成。每個(gè) IOB 控制一個(gè)引腳，可被配置為輸 入 、輸出或雙向 I/O 功能。 (3)可編程互連資源 IR 可編程互聯(lián)資源包括各種長(zhǎng)度的連線和一些可編程連 接開(kāi)關(guān)，它們將各個(gè) CLB 之間以及 CLB 與 IOB 之間互相連接起來(lái)，構(gòu)成各種復(fù)雜功能的系統(tǒng)。可編程互連資源分為分段互連型和連續(xù)互連型。分段互連資源中具有多種不同長(zhǎng)度的金屬線，各金屬線段之間通過(guò)開(kāi)關(guān)矩陣或反熔絲編程連接，走線靈活方便，但走線延時(shí)無(wú)法預(yù)測(cè)；連續(xù)互連資源是利用相同長(zhǎng)度的金屬線，連接與距離遠(yuǎn)近無(wú)關(guān)，布線延時(shí)是固定的、可預(yù)測(cè)的。 隆?。夯?CPLD/FPGA的簡(jiǎn)易電子琴設(shè)計(jì) 8 圖 21 本章小結(jié) 本章首先介紹了 EDA 技術(shù)的概況，隨后介紹了本次課題需要用到的 VHDL 語(yǔ)言和它的特點(diǎn)，以及介紹了基于 EDA 軟件和 VHDL 語(yǔ)言的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)的流程，最后簡(jiǎn)單介紹了可編程邏輯器件 FPGA 的特點(diǎn)和結(jié)構(gòu)。 2020 屆 電氣工程與自動(dòng)化畢業(yè)設(shè)計(jì) （論文） 9 第三章 方案論證 設(shè)計(jì)思想以及設(shè)計(jì)原理框圖 本文的指導(dǎo)思想是利用 EDA 技術(shù)， 通過(guò) VHDL 語(yǔ)言對(duì) CPLD/FPGA 進(jìn)行配置來(lái)實(shí)現(xiàn)電子琴的功能，通過(guò)鍵盤(pán)的彈奏，將采集到的信號(hào)轉(zhuǎn)換成含有音符信號(hào)的代碼以及產(chǎn)生分頻預(yù)置數(shù)，采用數(shù)控分頻的方法 輸出不同音符的頻率，最后通過(guò)揚(yáng)聲器或者蜂鳴器發(fā)出聲音，同時(shí)用 LED 顯示器顯示正在演奏的音符和音符的高低音，用 LED_A表示音符，用 LED_B 表示音階的高低。 其原理框圖如圖 31 所示： 圖 31 原理說(shuō)明 系統(tǒng)工作原理如下： （ 1）當(dāng)演奏者按下 K3 鍵后，演奏者便可以開(kāi)始按鍵演奏，將全局時(shí)鐘分頻后，產(chǎn)生頻率較低的時(shí)鐘 clk_scan，同時(shí)驅(qū)動(dòng)鍵盤(pán)掃描電路產(chǎn)生 keydrv7kevdrv0 的信號(hào)，并且 將鍵盤(pán)的輸入 信號(hào) k2 和 k1 的值綜合起來(lái)并輸出，產(chǎn)生出 含有 音符信息的音符代碼。 隆健：基于 CPLD/FPGA的簡(jiǎn)易電子琴設(shè)計(jì) 10 （ 2）代碼音符作為音符查表電路和 簡(jiǎn)譜 碼 產(chǎn)生電路的處理，分別將按鍵的信息，以及所彈奏的音符的信息送出到譯碼顯示電路和數(shù)控分頻器。 （ 3）在時(shí)鐘頻率為 5MHz 的作用下，基準(zhǔn)頻率分頻器對(duì)該時(shí)鐘分頻，產(chǎn)生一個(gè)頻率為 1MHz 的時(shí)鐘，并將時(shí)鐘送到數(shù)控分頻器，在根據(jù)上級(jí)電路輸出的對(duì)應(yīng)的分頻預(yù)置數(shù)，數(shù)控分頻器產(chǎn)生彈奏者所彈音符的對(duì)應(yīng)的頻率，在經(jīng)過(guò)一個(gè)二分頻器輸出該頻率，最后通過(guò)揚(yáng)聲器發(fā)出該音符的聲音。與此同時(shí)，顯示譯碼電路對(duì)上級(jí)電路輸出的音符信息進(jìn)行處理，實(shí)時(shí) 地 對(duì)其進(jìn)行譯碼，來(lái)點(diǎn)亮各個(gè)二極管。 （ 4）當(dāng)演奏者按再次下 K3 后，鍵盤(pán)不起作用，輸出始終為 0Hz 的信號(hào)，揚(yáng)聲器停止發(fā)聲。 （ 5）同時(shí)，可以通過(guò) K4， K5 按鍵，可以靈活控制二極管的顯示與不顯示。 系統(tǒng)的實(shí)現(xiàn)以及設(shè)計(jì)指標(biāo) 實(shí)現(xiàn)時(shí)，可以分塊進(jìn)行獨(dú)立設(shè)計(jì)，最后將各個(gè)模塊聯(lián)系到一起，實(shí)現(xiàn)協(xié)調(diào)工作，即頂層描述。 采用該方案可以提高設(shè)計(jì)的效率，并且易于對(duì)每一部分功能分析及總體的流程控制，對(duì)于已經(jīng)產(chǎn)生的例化元件可以進(jìn)行調(diào)用，增強(qiáng)了整個(gè)程序的可讀性，同時(shí)通過(guò)修改各個(gè)模塊的程序，十分有利于系統(tǒng)的升級(jí)。 簡(jiǎn)易電子琴具體設(shè)計(jì)指標(biāo)： （ 1）能夠進(jìn)行正常的演奏； （ 2）可演奏的發(fā) 音音階為 G 調(diào)的部分低音組，整個(gè)中 音組，部分高 音組； （ 3）在實(shí)現(xiàn)演奏的同時(shí)用簡(jiǎn)譜的形式同步顯示演奏的樂(lè)曲； （ 4）保證足夠音量，使輸出信號(hào)最好保持 50%左右的占空比。 2020 屆 電氣工程與自動(dòng)化畢業(yè)設(shè)計(jì) （論文） 11