【文章內(nèi)容簡介】 通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數(shù)學計算得以實現(xiàn)。繼QuickLogic和XILINX分別開發(fā)了內(nèi)含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿足高速數(shù)字信號算是系統(tǒng)的設(shè)計要求。近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點，應(yīng)用領(lǐng)域不斷擴大，越來越多的電子系統(tǒng)開始采用可編程邏輯器件來實現(xiàn)數(shù)字信號處理，從而使通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數(shù)學計算得以實現(xiàn)。繼QuickLogic和XILINX分別開發(fā)了內(nèi)含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿足高速數(shù)字信號算是系統(tǒng)的設(shè)計要求?；贓DA技術(shù)的設(shè)計方法為“自頂向下”設(shè)計，其步驟是采用可完全獨立于目標器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計的產(chǎn)品進行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計的可行性與正確性的前提下，完成功能確認。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標芯片中(如FPGA芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計要求的功能。這樣，一塊芯片就是一個數(shù)字電路系統(tǒng)。使電路系統(tǒng)體積大大減小，可靠性得到提高。通過EDA的試驗設(shè)計，加深我們對FPGA的了解，熟悉FPGA的工作原理和試驗環(huán)境，知道FPGA的開發(fā)流程，熟悉各種軟件如Altera MAX+plusII10的使用。通過設(shè)計小型試驗項目學會仿真和硬件測試的基本方法。第1章 CPLD開發(fā)環(huán)境簡介 CPLD的概要介紹 可編程邏輯器件PLD是一種由用戶編程啦實現(xiàn)某種邏輯功能的新型邏輯器件，主要包括現(xiàn)場可編程門列陣和復雜可編程邏輯器件兩大類。國際上生產(chǎn)CPLD的主流公司并且在國內(nèi)占據(jù)市場份額較大的主要是Xilinx、Altera和Lattice3家公司。CPLD在結(jié)構(gòu)上主要分為3個部分：可編程邏輯宏單元、可編程輸入/輸出單元和可編程內(nèi)部連線。CPLD最明顯的特點是高集成度、高速度和高可靠性，時鐘延時可小至納秒級，結(jié)合其并行方式，在超高速應(yīng)用領(lǐng)域和實行監(jiān)控方面有著非常廣闊的應(yīng)用前景。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計得當，將不會存在類似于MCU的撫慰不可靠和PC的跑飛等問題。CPLD的高可靠性還表現(xiàn)在幾乎可將真?zhèn)€系統(tǒng)下載與同一芯片中，實現(xiàn)所謂的片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。與ASIC相比較，CPLD顯著的優(yōu)勢是開發(fā)周期短、投資風險小、產(chǎn)品上市速度快、市場適應(yīng)能力強和硬件的升級回旋余地大，而且當產(chǎn)品定性和產(chǎn)量擴大后，可將在生產(chǎn)中達到充分檢驗的VHDL設(shè)計迅速實現(xiàn)ASIC的投資。 Max+PlusⅡ開發(fā)工具Max+PlusⅡ開發(fā)工具是美國Altera公司自行設(shè)計的一種CAE軟件工具。它具有全面的邏輯設(shè)計能力，設(shè)計者可以自由組合文本、圖形和波形輸入法，建立起層次化的單器件或多器件設(shè)計。利用該工具配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計的電路圖或電路描述程序變成基本的邏輯單元寫入到可編程芯片中（如CPLD、FPGA），做成ASIC芯片。它支持FLEX、MAX及Classic等系列CPLD器件，設(shè)計者無須精通器件內(nèi)部的復雜結(jié)構(gòu) ，只需用自己熟悉的設(shè)計輸入工具，如高級行為語言、原理圖或波形圖進行設(shè)計輸入，它便將這些設(shè)計轉(zhuǎn)換成目標結(jié)構(gòu)所要求的格式，從而簡化了設(shè)計過程。而且Max+PlusⅡ提供了豐富的邏輯功能庫供設(shè)計者使用。設(shè)計者利用以上這些庫及自己添加的宏功能模塊，可大大減輕設(shè)計的工作量。使用Max+PlusⅡ設(shè)計CPLD器件的流程如圖1所示。 本章小結(jié)一般地，利用EDA技術(shù)電子系統(tǒng)設(shè)計的最終目標，是完 成專用集成電路ASIC的設(shè)計和實現(xiàn)，ASIC作為最終的物理平臺，集中容納了用戶通過EDA技術(shù)將電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指標實現(xiàn)的硬件實體。一般而言，專用集成電路就是具體專門用途和特定的獨立集成電路器件。CPLD的特點是直接面向用戶，具有極強的靈活性和通用性，使用方便，硬件測試和實現(xiàn)快捷開發(fā)效率高，成本低，上市時間短，技術(shù)維護簡單，工作可靠性好等。CPLD的應(yīng)用是EDA技術(shù)有機融合軟/硬件電子設(shè)計技術(shù)、SOC和ASIC設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。由于CPLD的開發(fā)工具、開發(fā)流程和使用方法與ASIC有類似之處，因此這類器件通常也被稱為可編程專用IC或是可編程ASIC。第2章 頻率計的設(shè)計原理及設(shè)計內(nèi)容 頻率計的技術(shù)性能指標1） 能夠測量正弦波、三角波、鋸齒波、矩形波等周期性信號的頻率；2） 能直接用十進制數(shù)字顯示測得的頻率；3） 頻率測量范圍：1HZ~10KHZ切量程能自動切換；4） ~5V，要求一起自動適應(yīng)；5） 測量時間：T〈=；6）用CPLD/FPGA可編程邏輯器件實現(xiàn)； 頻率計的設(shè)計原理 （1）頻率計測量頻率的原理頻率計測量頻率需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對整形后的脈沖在單位時間內(nèi)重復變化的次數(shù)進行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的門閘信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。（2）頻率計測量頻率的原理圖頻率計測量頻率的原理圖如下：脈沖形成模 塊計數(shù)模塊譯碼顯示模塊控制模 塊量程自動切換模塊分頻模 塊鎖存信號清零使能被測信號基準信號（3） 測頻控制信號發(fā)生器的工作時序如下圖所示：（4） 電路設(shè)計原理框圖如下圖所示： 頻率計測量周期原理 （1）頻率計測量周期的原理頻率計測量周期需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對基準信號在被測信號一個周期內(nèi)重復變化的次數(shù)進行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的使能信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。（2） 頻率計測量周期的原理圖 頻率計測量周期的原理土如下：脈沖形成模塊計數(shù)模塊譯碼模塊控制模塊分頻模塊量程切換模塊被測信號鎖存清零使能