【文章內(nèi)容簡介】 了“分頻誤差” ，且提高了測頻分辨率 [5]。 脈寬測量模塊在進(jìn)行脈沖寬度測量時(shí)，首先經(jīng)信號(hào)處理電路進(jìn)行處理，限制只有信號(hào)的 50%幅度及其以上才能輸入數(shù)字測量部分。脈沖邊沿被處理的非常陡峭，然后送入測量計(jì)數(shù)器進(jìn)行測量 [6]。測量電路在檢測到脈沖信號(hào)的上升沿時(shí)打開計(jì)數(shù)器，設(shè)脈沖寬度為 ,計(jì)算公式為 wxT sfN? 占空比測量模塊測一次脈沖信號(hào)的脈寬，記錄其值為 ,然后將信號(hào)反向，再1wxT測一次脈寬并紀(jì)錄其值為 ,通過下式計(jì)算占空比 [6]：2wxT 占空比= 21xw?第四章 系統(tǒng)整體設(shè)計(jì)方案及硬件實(shí)現(xiàn) 系統(tǒng)整體設(shè)計(jì)方案 等精度數(shù)字頻率計(jì)涉及的計(jì)算包括加、減、乘、除，耗用的資源較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實(shí)現(xiàn)。因此，我們選擇單片機(jī)和 CPLD/FPGA 的結(jié)合來實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖 31 所示，其中單片機(jī)完成整個(gè)點(diǎn)測量電路的測試控制、數(shù)據(jù)處理和顯示輸出；CPLD/FPGA 完成各種測試功能；鍵盤信號(hào)由 AT89C51 單片機(jī)進(jìn)行處理，它從 CPLD/FPGA 讀回計(jì)數(shù)器并進(jìn)行運(yùn)算，向顯示電路輸出測量結(jié)果；顯示器電路采用七段 LCD 動(dòng)態(tài)顯示。 圖 41 等精度數(shù)字頻率計(jì)電路系統(tǒng)原理框圖等精度頻率計(jì)的主要系統(tǒng)如圖 41 所示，主要有 5 個(gè)組成部分：（1） 信號(hào)整形電路。用于對(duì)待測信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的輸入信號(hào)。（2） 測頻電路。是測頻的核心電路模塊，可以由 CPLD 或 FPGA等 PLD 器件擔(dān)任。50MHZ 的標(biāo)準(zhǔn)頻率信號(hào)直接接入CPLD。（3） 單片機(jī)電路模塊。用于控制 CPLD 的測頻操作和讀取測頻數(shù)據(jù)，并作相應(yīng)處理。單片機(jī)的 P0 口直接讀取測試數(shù)據(jù)，P2 口向 CPLD 發(fā)控制命令。（4） 鍵盤模塊?？梢杂?5 個(gè)鍵執(zhí)行測試控制，一個(gè)是復(fù)位鍵，其余為命令鍵。（5） 數(shù)碼顯示模塊?？梢杂?7 個(gè)數(shù)碼管顯示測試結(jié)果，最高可表示百萬分之一的精度?？紤]到提高單片機(jī) IO 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算速度以及降低數(shù)碼管顯示器對(duì)主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。系統(tǒng)的基本工作方式如下：（1） P0 口是單片機(jī)與 CPLD 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測試功能的轉(zhuǎn)換；P2 口為雙向控制口。P3口為 LCD 的串行顯示控制口。系統(tǒng)設(shè)置 5 個(gè)功能鍵：占空比、脈寬、周期、頻率和復(fù)位。（2） 7 個(gè) LCD 數(shù)碼管組成測量數(shù)據(jù)顯示器。（3） BLCK 為測頻標(biāo)準(zhǔn)頻率 50MHZ 信號(hào)輸入端，由晶體振蕩源電路提供。（4） 待測信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 單片機(jī)部分 單片機(jī)內(nèi)部結(jié)構(gòu)分析當(dāng)我們?cè)诰幊唐髦邪岩粭l指令寫進(jìn)單片機(jī)內(nèi)部，然后取下單片機(jī)，單片機(jī)就可以執(zhí)行這條指令，那么這條指令一定保存在單片機(jī)的某個(gè)地方，并且這個(gè)地方在單片機(jī)掉電后依然可以保持這條指令不會(huì)丟失，這就是單片機(jī)內(nèi)部的只讀存儲(chǔ)器即 ROM（READ ONLY MEMORY） 。在 89C51 中的 ROM 是一種電可擦除的 ROM，稱為FLASH ROM。在特殊的條件下由外部設(shè)備對(duì) ROM 進(jìn)行寫的操作在單片機(jī)正常工作條件下，只能讀，不能把數(shù)據(jù)寫進(jìn)去。42 單片機(jī)的結(jié)構(gòu)原理圖 AT89C51 單片機(jī)AT89C51 是一種帶 4K 字節(jié)閃爍可編程可擦除只讀存儲(chǔ)器（FPEROM— Falsh Programmable and Erasable Read Only Memory）的低電壓，高性能 CMOS8 位微處理器，俗稱單片機(jī)。單片機(jī)的可擦除只讀存儲(chǔ)器可以反復(fù)擦除 100 次。該器件采用 ATMEL 高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。由于將多功能 8 位 CPU 和閃爍存儲(chǔ)器組合在單個(gè)芯片中，ATMEL 的 AT89C51 是一種高效微控制器。 AT89C 單片機(jī)為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。圖 43 AT89C51 管腳 VCC：供電電壓。 GND：接地。P0 口：P0 口為一個(gè) 8位漏級(jí)開路雙向 I/O 口，每腳可吸收 8TTL 門電流。當(dāng) P1 口的管腳第一次寫 1 時(shí)，被定義為高阻輸入。P0 能夠用于外部程序數(shù)據(jù)存儲(chǔ)器，它可以被定義為數(shù)據(jù)/地址的第八位。在 FLASH 編程時(shí)，P0 口作為原碼輸入口，當(dāng) FLASH 進(jìn)行校驗(yàn)時(shí)，P0 輸出原碼，此時(shí) P0 外部必須被拉高。P1 口：P1 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向I/O 口， P1 口緩沖器能接收輸出 4TTL 門電流。P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入，P1 口被外部下拉為低電平時(shí)，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FLASH 編程和校驗(yàn)時(shí)，P1 口作為第八位地址接收。 P2 口：P2 口為一個(gè)內(nèi)部上拉電阻的 8 位雙向 I/O 口，P2 口緩沖器可接收，輸出 4 個(gè) TTL 門電流，當(dāng) P2 口被寫“1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時(shí)，P2 口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故。P2 口當(dāng)用于外部程序存儲(chǔ)器或 16 位地址外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)，P2 口輸出地址的高八位。在給出地址 “1”時(shí)，它利用內(nèi)部上拉優(yōu)勢，當(dāng)對(duì)外部八位地址數(shù)據(jù)存儲(chǔ)器進(jìn)行讀寫時(shí)，P2 口輸出其特殊功能寄存器的內(nèi)容。P2 口在 FLASH 編程和校驗(yàn)時(shí)接收高八位地址信號(hào)和控制信號(hào) P3 口： P3 口管腳是 8 個(gè)帶內(nèi)部上拉電阻的雙向I/O 口，可接收輸出 4 個(gè) TTL 門電流。當(dāng) P3 口寫入“1”后，它們被內(nèi)部上拉為高電平，并用作輸入。作為輸入，由于外部下拉為低電平，P3 口將輸出電流（ ILL）這是由于上拉的緣故。 P3 口也可作為AT89C51 的一些特殊功能口，如下表所示：RST：復(fù)位輸入。當(dāng)振蕩器復(fù)位器件時(shí)，要保持 RST 腳兩個(gè)機(jī)器周期的高電平時(shí)間。ALE/PROG：當(dāng)訪問外部存儲(chǔ)器時(shí)，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。在 FLASH 編程期間，此引腳用于輸入編程脈沖。在平時(shí)，ALE 端以不變的頻率周期輸出正脈沖信號(hào)，此頻率為振蕩器頻率的 1/6。因此它可用作對(duì)外部輸出的脈沖或用于定時(shí)目的。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲(chǔ)器時(shí)，將跳過一個(gè) ALE 脈沖。如想禁止 ALE 的輸出可在 SFR8EH 地址上置 0。此時(shí)， ALE 只有在執(zhí)行 MOVX，MOVC 指令是 ALE 才起作用。另外，該引腳被略微拉高。如果微處理器在外部執(zhí)行狀態(tài) ALE 禁止，置位無效。/PSEN：外部：來自反向振蕩器的輸出。 振蕩器特性： XTAL1 和 XTAL2 分別為反向放大器的輸入和輸出。該反向放大器可以配置為片內(nèi)振蕩器。石晶振蕩和陶瓷振蕩均可采用。如采用外部時(shí)鐘源驅(qū)動(dòng)器件，XTAL2 應(yīng)不接。有余輸入至內(nèi)部時(shí)鐘信號(hào)要通過一個(gè)二分頻觸發(fā)器，因此對(duì)外部時(shí)鐘信號(hào)的脈寬無任何要求，但必須保證脈沖的高低電平要求的寬度。此外，AT89C51 設(shè)有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電模式。在閑置模式下，CPU 停止工作。但 RAM、定時(shí)器、計(jì)數(shù)器、串口和中斷系統(tǒng)仍在工作。在掉電模式下，保存 RAM 的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他芯片功能，直到下一個(gè)硬件復(fù)位為止。 第五章 CPLD 測頻專用模塊 CPLD 數(shù)字電路設(shè)計(jì) VHDL 語言簡介VHDL 語言的英文名全名是 Very High Speed Integrate Circuit Hardware Description Language 即超高速集成電路硬件描述語言。目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。HDL 發(fā)展的社會(huì)根源是美國國防部電子系統(tǒng)項(xiàng)目有眾多的承包公司。由于各公司技術(shù)路線不一致，許多產(chǎn)品不兼容，他們使用各自的設(shè)計(jì)語言，使得甲公司的設(shè)計(jì)不能被乙公司重復(fù)利用，造成了信息交換困難和維護(hù)困難。美國政府為了降低開發(fā)費(fèi)用，避免重復(fù)設(shè)計(jì)，國防部為他們的超高速集成電路提供一種硬件描述語言，期望 VHDL 功能強(qiáng)大、嚴(yán)格、可讀性好。政府要求各公司的合同都用它來描述，以避免產(chǎn)生歧義。由政府牽頭，VHDL 工作小組于 1981 年 6 月成立，提出了一個(gè)滿足電子設(shè)計(jì)各種要求的能夠作為工業(yè)標(biāo)準(zhǔn)的 HDL。1983 年第三季度，由 IBM 公司、TI 公司、Intermetrics 公司簽約，組成開發(fā)小組，工作任務(wù)是提出語言版本和開發(fā)軟件環(huán)境。1986 年 IEEE 標(biāo)準(zhǔn)化組織開始工作，討論 VHDL 語言標(biāo)準(zhǔn)，歷時(shí)一年有余，于 1987 年 12 月通過標(biāo)準(zhǔn)審查，并宣布實(shí)施，即 IEEE STD 10761987[LRM87]。1993年 VHDL 重新修訂，形成新的標(biāo)準(zhǔn)即 IEEE STD 10761993[LRM93]。VHDL 語言描述能力強(qiáng)，覆蓋面廣，抽象能力強(qiáng)，所以用VHDL 語言作為硬件模型建模很合適。設(shè)計(jì)者的原始描述是非常簡練的硬件描述，經(jīng)過 EDA 工具綜合處理，最終生成付諸生產(chǎn)的電路描述或版圖參數(shù)描述的工藝文件。整個(gè)過程通過 EDA 工具自動(dòng)完成，大大減輕了設(shè)計(jì)人員的工作強(qiáng)度，提高了設(shè)計(jì)質(zhì)量，減少了出錯(cuò)的機(jī)會(huì)。VHDL 語言可讀性好。VHDL 既能被人容易讀懂又能被計(jì)算機(jī)識(shí)別，作為技術(shù)人員編寫的源文件，既是計(jì)算機(jī)程序、技術(shù)文檔和技術(shù)人員硬件信息交流文件，又是簽約雙方的合同文件。VHDL 語言中設(shè)計(jì)實(shí)體（Design Entity） 、程序包（ Package） 、設(shè)計(jì)庫（Library） ，為設(shè)計(jì)人員重復(fù)利用別人的設(shè)計(jì)提供了技術(shù)手段。重復(fù)利用他人的 IP 模塊和軟核（Soft Core）是 VHDL 的特色，許多設(shè)計(jì)不必個(gè)個(gè)都從頭再來，只要在更高層次上把 IP 模塊利用起來，就能達(dá)到事半功倍的效果。ALTERA 公司是一家半導(dǎo)體器件公司，其CPLD 器件在世界市場占主導(dǎo)地位。這家公司不僅是硬件生產(chǎn)廠商，也是 EDA 工具開發(fā)商，它的 EDA 工具 MAX+PLUSII，Quartus 由于人機(jī)界面友好、易于使用、性能優(yōu)良，而受到 FPGA，CPLD 器件設(shè)計(jì)人員的歡迎。運(yùn)行在 MAX+PLUSII 環(huán)境下的 AHDL 語言具有 C 語言設(shè)計(jì)風(fēng)格，好學(xué)好用，再加上 ALTERA 公司的大力推廣，使它得到了眾多用戶的使用 [3][4]。 VHD