vhdl語(yǔ)言與eda課程設(shè)計(jì)-數(shù)字頻率計(jì)(編輯修改稿)
2024-10-08 20:40 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 為 1 秒。信號(hào)整形電路 計(jì)數(shù)器 鎖存器 譯碼驅(qū)動(dòng)電路 數(shù)碼顯示 脈沖發(fā)生器 測(cè)頻控制信號(hào)發(fā)生器 3 閘門(mén)時(shí)間也可以大于或小于一秒 [2]。頻率 信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。因此，頻率檢測(cè)是電子測(cè)量 領(lǐng)域最基本的測(cè)量之一。本文的數(shù)字頻率計(jì)是按照計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)的基本原理來(lái)設(shè)計(jì)，此時(shí)取閘門(mén)時(shí)間為 1 秒。 數(shù)字頻率計(jì)的關(guān)鍵組成部分包括一個(gè)測(cè)頻控制信號(hào)發(fā)生器、一個(gè)計(jì)數(shù)器和一個(gè)鎖存器，另外包含信號(hào)整形電路、脈沖發(fā)生器、譯碼驅(qū)動(dòng)電路和顯示電路，其 流程 圖如 下面面的 圖 3 所示： 圖 3 設(shè)計(jì)流程的框圖 工作過(guò)程：系統(tǒng)正常工作時(shí)，脈沖信號(hào)發(fā)生器輸入 1Hz 的標(biāo)準(zhǔn)信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器的處理， 2 分頻后即可產(chǎn)生一個(gè)脈寬為 1 秒的時(shí)鐘信號(hào)，以此作為計(jì)數(shù)閘門(mén)信號(hào) 。測(cè)量信號(hào)時(shí)，將被測(cè)信號(hào)通過(guò)信號(hào)整形電路 ,產(chǎn)生同頻率的矩形波 ,輸入計(jì)數(shù)器作為時(shí)鐘。當(dāng)計(jì)數(shù)閘門(mén)信號(hào)高電平有效時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)，并將計(jì)數(shù)結(jié)果送入鎖存器中。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。最后將鎖存的數(shù)值由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。 頂層模塊設(shè)計(jì) 由于綜合工具可以將高級(jí)別的模型轉(zhuǎn)化生成為門(mén)級(jí)模型，所以整個(gè)設(shè)計(jì)過(guò)程基本是由計(jì)算機(jī)自動(dòng)完成的。認(rèn)為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)化的指標(biāo)，控制邏輯綜合的方式和指向 [3]。 設(shè)計(jì)說(shuō)明書(shū) 建立 VHDL 行為模型 VHDL 行為仿真 VHDLRTL 級(jí)建模 前端功能仿真 邏輯綜合 測(cè)試向量生成 功能仿真 結(jié)構(gòu)綜合 門(mén)級(jí)時(shí)序仿真 硬件測(cè)試 設(shè)計(jì)完成 4 圖 4 是頻率計(jì)的 頂層設(shè)計(jì)的原理圖。其中模塊 control 是測(cè)頻時(shí)序控制模塊， t10_8模塊是是十位計(jì)數(shù)器模塊， latch8 是測(cè)頻時(shí)序鎖存模塊， 還有選定各個(gè)引腳， 這些模塊是由 VHDL 語(yǔ)言設(shè)計(jì)之后生成的，將這些模塊連接起來(lái)， 從而實(shí)現(xiàn)其頂層模塊的功能，如圖 4 所示。 圖 4 頂層設(shè)計(jì)的原理圖 測(cè)頻控制模塊 此模塊主要由時(shí)鐘輸入、計(jì)數(shù)器時(shí)鐘使能、計(jì)數(shù)器清零、輸出鎖存構(gòu)成。 其具體的實(shí)現(xiàn)是由一個(gè) 1秒的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)， 1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清 0，為下一測(cè)頻計(jì)數(shù)周期作好準(zhǔn)備 。 具體程序 如下。 LIBRARY IEEE。 ——測(cè)頻控制電路 USE 。 USE 。 ENTITY control IS PORT (clk : IN STD_LOGIC。 —— 定義 邏輯電路的端口 cen : OUT STD_LOGIC。 rst : OUT STD_LOGIC。 load : OUT STD_LOGIC )。 END control 。 ARCHITECTURE behav OF control IS —— 語(yǔ)句說(shuō)明 SIGNAL Div2CLK : STD_LOGIC。 BEGIN —— 功能描述語(yǔ)句 5 PROCESS( clk ) BEGIN IF clk39。EVENT AND clk = 39。139。 THEN —— 在順序語(yǔ)句 IF 條 件下選擇高電平 Div2CLK = NOT Div2CLK。 END IF。 END PROCESS。 PROCESS (clk, Div2CLK) BEGIN IF clk=39。039。 AND Div2CLK=39。039。 THEN rst=39。139。 ELSE rst = 39。039。 END IF。 —— 確保 CLK 的變化是一次上升沿的跳變 END PROCESS。 load = NOT Div2CLK。 cen = Div2CLK。 END behav。 十進(jìn)位計(jì)數(shù)模塊 此模塊先設(shè)計(jì)單個(gè)十進(jìn)制計(jì)數(shù)模塊，再設(shè)計(jì)八位十進(jìn)制計(jì)數(shù)模塊，將先設(shè)計(jì)好的單個(gè)十進(jìn)制計(jì)數(shù)模塊導(dǎo)入到八進(jìn)制計(jì)數(shù)模塊中，就可以完成八位十進(jìn)制計(jì)數(shù)模塊的設(shè)計(jì)，這樣設(shè)計(jì)的好處是，減小了程序設(shè)計(jì)的復(fù)雜度，而且層次感強(qiáng)。 主要涉及的程序見(jiàn)下面的兩個(gè)程序。 library ieee。 —— 單個(gè)十進(jìn)制計(jì)數(shù)模塊 use 。 use 。 entity t10 is port (rst,fx,ena:in std_logic。 cout: out std_logic。 outy :out std_logic_vector(3 downto 0))。 end t10。 architecture behv of t10 is —— 語(yǔ)句說(shuō)明 begin —— 功能描述語(yǔ) 句 6 process (rst,ena,fx) variable cqi :std_logic_vector(3 downto 0)。 begin if rst=39。139。 then
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