【文章內(nèi)容簡(jiǎn)介】 分析思路和結(jié)果均對(duì)高精度恒誤差頻率測(cè)量相似或相同. 脈沖寬度測(cè)量理論誤差分析 根據(jù)方案中的脈沖寬度測(cè)量方法, 分析脈沖寬度測(cè)量誤差. 設(shè)被測(cè)信號(hào)的脈沖寬度為T(mén)wxe, 標(biāo)準(zhǔn)頻率信號(hào)頻率為fs, 則脈沖寬度的測(cè)量值為: Twx = Nx / fs () 在一次測(cè)量中, 對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值Nx可能產(chǎn)生177。1個(gè)標(biāo)準(zhǔn)頻率信號(hào)周期的計(jì)數(shù)誤差, 則脈沖寬度測(cè)量相對(duì)誤差為: |?Twx / Twx| = ( 1 ? fs ) / ( Nx ? fs ) = 1 / Nx ()其中Nx = Twx ? fs. 可以看出, 在fs一定的時(shí)候, 脈沖寬度越小, 誤差越大. 當(dāng)Twx = 100μs, fs = 60MHz時(shí), Nx = 6 000, 則有: |?Twx / Twx| = 1 / 6 000 = % 周期脈沖信號(hào)占空比測(cè)量誤差分析 使用第一部分中所述的占空比方法, 根據(jù)誤差合成原理, 周期測(cè)量相對(duì)誤差最大值等于脈沖寬度測(cè)量相對(duì)誤差. 在標(biāo)準(zhǔn)頻率為60MHz, 被測(cè)頻率1kHz()的時(shí)候, 設(shè)其占空比為10%, 則由脈沖寬度測(cè)量相對(duì)誤差公式計(jì)算出的相對(duì)誤差應(yīng)該小于 1 / ( ? 10% ? 60 ? 106 ) = 1 / 6000 = %第3章 方案的實(shí)現(xiàn) 穩(wěn)壓電源設(shè)計(jì) 本項(xiàng)設(shè)計(jì)要求的電源有: +12V, 12V, +5V的穩(wěn)壓電源. 在進(jìn)行電源設(shè)計(jì)時(shí), 功率交流輸入端加一級(jí)電源濾波器, 以降低工頻頻率干擾. 測(cè)量控制電路 本電路采用單片機(jī)和CPLD/FPGA的結(jié)合來(lái)實(shí)現(xiàn). 單片機(jī)(AT89C51)完成整個(gè)測(cè)量電路的控制, 數(shù)據(jù)處理和顯示輸出, CPLD/FPGA完成計(jì)數(shù)器的功能. 鍵盤(pán)信號(hào)由AT89C51單片機(jī)進(jìn)行處理. AT89C51從CPLD/FPGA讀回計(jì)數(shù)數(shù)據(jù)并進(jìn)行高精度浮點(diǎn)運(yùn)算, 并且向顯示電路輸出測(cè)量結(jié)果. : 電源 晶振信號(hào)放大與整形 電路數(shù)碼顯示LED8 顯示驅(qū)動(dòng)74LS1648 P0~ P2 RSET~ ~ TCLK CPLD/FPGA BCLK 占脈周頻復(fù) 等精度數(shù)字頻率計(jì)電路系統(tǒng)原理框圖 輸入信號(hào)處理部分 為測(cè)量小信號(hào)，需要在輸入端加前置信號(hào)處理電路，將小信號(hào)放大后送入整形電路。 小信號(hào)處理部分 : 小信號(hào)處理部分電路在調(diào)試中發(fā)現(xiàn)LM361的輸出在零瞬間有毛刺, 在輸出與地間并聯(lián)一個(gè)100pF的瓷片電容后消除了毛刺, 而且處理后的波形仍然比較陡峭, 本部分電路的抗干擾能力也很強(qiáng). 標(biāo)準(zhǔn)頻率方波發(fā)生電路 本設(shè)計(jì)采用60MHz的晶體震蕩器產(chǎn)生標(biāo)準(zhǔn)頻率方波信號(hào)(頻標(biāo))供數(shù)字測(cè)量電路使用。晶體震蕩器采用恒溫晶體震蕩器，穩(wěn)定度為: 107 / 24小時(shí)。晶體震蕩器主要由晶體震蕩電路和緩沖放大電路組成。如下圖所示： 60MHz的晶體震蕩電路工作原理：。晶體三極管VT1為60MHz的晶體震蕩器，震蕩器的輸出送至晶體三級(jí)管VT2的緩沖放大器進(jìn)行信號(hào)放大，它的反射級(jí)有較大的反饋， 使得震蕩器更加穩(wěn)定。電阻R5，R6為偏置，R7為負(fù)載電阻，信號(hào)通過(guò)電容C6耦合輸出60MHz的高頻信號(hào)。其中，VT1集電極回路由電感L1以及電容C4，C5組成并聯(lián)諧振回路，調(diào)節(jié)空氣可變電容C4，使得回路諧振在震蕩頻率60MHz上，電感L3和電容C7組成去耦電路，其作用在于濾除電源中的高次諧波，以保證頻率波形的純度。 顯示器電路 LCD(Liquid Crystal Diodes)是液晶顯示器的簡(jiǎn)稱。LED顯示塊是由發(fā)光二極管顯示字段的顯示器件。在本設(shè)計(jì)的系統(tǒng)中采用的是七段LED。這種顯示塊有陰極與共陽(yáng)極兩種。 （a）共陰極 （b）共陽(yáng)極 （c）管腳配置 七段LED顯示塊七段顯示塊與微機(jī)接口非常容易。 七段LED的段選碼 在微機(jī)應(yīng)用系統(tǒng)中使用LED顯示塊構(gòu)成N位LED顯示器。 N位LED顯示器因?yàn)楸驹O(shè)計(jì)用高精度恒誤差的頻率和周期測(cè)試方法, , 在標(biāo)準(zhǔn)頻率信號(hào)為50MHz的情況下, 根據(jù)上文討論的高精度恒誤差的頻率和周期測(cè)試方法相對(duì)誤差計(jì)算公式可以算出測(cè)量精度為: 1 / ( 50106 ) = 108即能夠顯示接近8位有效數(shù)字, 所以電路采用了8位LED顯示器. 。 八位LED動(dòng)態(tài)顯示器電路 本系統(tǒng)的LED的驅(qū)動(dòng)電流由7片串級(jí)的串入并出的移位寄存器74LS164提供，基本可以保證LED的亮度，由工作于同步位移寄存器0模式的串行口輸出顯示數(shù)據(jù)，用一片74LS164作為顯示單位以及工作狀態(tài)的指示，數(shù)據(jù)與7位顯示串聯(lián)，即第8位顯示數(shù)據(jù)。 采用74LS164的動(dòng)態(tài)驅(qū)動(dòng) 實(shí)際數(shù)字測(cè)量部分 本設(shè)計(jì)要求測(cè)量功能模塊較多, 設(shè)計(jì)要求的被測(cè)信號(hào)以及標(biāo)準(zhǔn)頻率信號(hào)為1MHz, 高頻信號(hào)之間的信號(hào)干擾非常的強(qiáng). 在方案實(shí)現(xiàn)過(guò)程中要求處處考慮到干擾問(wèn)題, 減少布線的復(fù)雜程度. 各模塊的電路詳細(xì)設(shè)計(jì)如下: 頻率測(cè)量與周期測(cè)量電路 因?yàn)楸驹O(shè)計(jì)采用高精度恒誤差頻率測(cè)量法與高精度恒誤差周期測(cè)量法, 這兩種方法使用的電路完全相同, 所以在方案實(shí)現(xiàn)中, 頻率測(cè)量與周期測(cè)量使用同一電路, 只是單片機(jī)運(yùn)算不同. :① CONTRL 本模塊的控制部分, 主要接收單片機(jī)的指令, 控制計(jì)數(shù)器CONT1和CONT2.② CONT1 對(duì)由被測(cè)信號(hào)整形后形成的脈沖進(jìn)行計(jì)數(shù).③ CONT2 對(duì)標(biāo)準(zhǔn)頻率信號(hào)進(jìn)行計(jì)數(shù). 根據(jù)高精度恒誤差頻率和周期測(cè)量原理, 本模塊電路按以下方式進(jìn)行工作: 經(jīng)過(guò)整形后的被測(cè)信號(hào)脈沖從CONTRL的FIN端輸入, 標(biāo)準(zhǔn)頻率信號(hào)從CONTRL的FSD端輸入, CONTRL的輸入端是本模塊電路的工作初始化信號(hào)輸入端. 在進(jìn)行頻率或周期測(cè)量時(shí), 進(jìn)行以下幾步:① 在CONTRL的CLR端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。② 由預(yù)置門(mén)控信號(hào)將CONTRL的START端置高電平, 預(yù)置門(mén)開(kāi)始定時(shí). 同時(shí)由被測(cè)信號(hào)的上升沿打開(kāi)計(jì)數(shù)器CONT1, 并使標(biāo)準(zhǔn)頻率信號(hào)被關(guān)斷.③ 預(yù)置門(mén)定時(shí)結(jié)束信號(hào)把CONTRL的START端置為低電平. 這使在被測(cè)信號(hào)的下一個(gè)脈沖的上升沿到來(lái)時(shí), CONT1停止計(jì)數(shù), 同時(shí)輸入CONT2的標(biāo)準(zhǔn)頻率信號(hào)被關(guān)斷.④ 控制部分CONTRL的EEND端輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束. 單片機(jī)讀回CONT1和CONT2的計(jì)數(shù)值, 根據(jù)高精度恒誤差測(cè)量公式進(jìn)行浮點(diǎn)運(yùn)算, 計(jì)算出被測(cè)信號(hào)的頻率或周期值. 控制部分設(shè)計(jì) 測(cè)頻模塊原理邏輯圖 。 當(dāng)D觸發(fā)器的輸入端START為高電平時(shí), 在FIN端來(lái)一個(gè)上升沿時(shí), Q端為高電平, 導(dǎo)通FINCLK1和FSDCLK2, 同時(shí)EEND被置為高電平。 在D觸發(fā)器的輸入端START為低電平時(shí), 當(dāng)FIN端輸入一個(gè)脈沖上升沿, FINCLK1和FSDCLK2的信號(hào)通道被切斷. , 輸出8位數(shù)據(jù)總線, 分4次將32位數(shù)據(jù)全部讀出. CONT1的設(shè)計(jì)是用VHDL語(yǔ)言實(shí)現(xiàn)的. 我們?cè)贓DA設(shè)計(jì)中嚴(yán)格采用模塊設(shè)計(jì)法, 總體設(shè)計(jì)采用原理圖輸入方式, 每個(gè)子模塊都采用VHDL語(yǔ)言描述. 脈沖寬度測(cè)量和占空比測(cè)量電路 測(cè)頻率與測(cè)周期部分控制電路 本模塊的電路設(shè)計(jì)根據(jù)第二部分所述的脈沖寬度測(cè)量原理, . 輸入到本模塊的被測(cè)量信號(hào)是經(jīng)過(guò)信號(hào)處理電路處理過(guò)后的被測(cè)信號(hào), 該信號(hào)的上升沿和下降沿信號(hào)對(duì)應(yīng)于未經(jīng)處理時(shí)的被測(cè)信號(hào)的50%幅度時(shí)上升沿和下降沿信號(hào). 信號(hào)從FIN端輸入, CLR為本模塊電路的工作初始化信號(hào)輸入端. START為本電路的工作使能端, .測(cè)量脈沖寬度采用以下幾步:① 向CONTRL2的CLR端輸送一個(gè)脈沖以進(jìn)行電路的工作狀態(tài)初始化.② , 表示進(jìn)入脈沖寬度測(cè)量, 這時(shí)CONT2的輸入信號(hào)為PULamp。FSD.③ 在經(jīng)過(guò)處理后的被測(cè)信號(hào)的上升沿到來(lái)之時(shí), CONTRL2的PUL端輸出高電平, 標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CONT2.④ 在經(jīng)過(guò)處理后的被測(cè)信號(hào)的下降沿到來(lái)之時(shí), CONTRL2的PUL端輸出低電平, 計(jì)數(shù)器CONT2被關(guān)斷.⑤ 單片機(jī)讀計(jì)數(shù)器CONT2的結(jié)果, 通過(guò)所述的測(cè)量原理公式()計(jì)算得出脈沖寬度. 占空比的測(cè)量方法是通過(guò)測(cè)量脈沖寬度記錄CONT2的計(jì)數(shù)值Twx1, 然后將輸入信號(hào)反相, 再測(cè)量其脈沖寬度, 測(cè)得CONT2計(jì)數(shù)值Twx2, 則