【文章內容簡介】 )))minclkalways @(posedge ct1)begin if(min1==839。h59)begin min1begin min1[3:0]always @(posedge cta)if(hour1==839。h23)hour1鬧鐘模塊module alarm(clk,amin,ahour,num1,num2,count2,countb,LD_alert)。input clk,num1,num2,count2,countb。output [7:0] amin。output [7:0] ahour。output LD_alert。wire LD_alert。reg [7:0] amin=0。reg [7:0] ahour=0。assign ct2=(num1amp。clk)|(!num1amp。count2)。//ct2 用于定時狀態(tài)下調整分鐘信號assign LD_alert=(ahour|amin)?1:0。//指示是否進行了鬧鈴定時 always @(posedge ct2)if(amin==839。h59)aminmodule ctrol(change,turn,count1,count2,counta,countb,pause,LD_min,LD_hour,mode)。input change,mode,turn。output count1,count2,counta,countb,pause,LD_min,LD_hour。reg [1:0] m。reg fm=0,count1=0,count2=0,counta=0,countb=0,pause=0,LD_min=0,LD_hour=0。wire mode,turn,change。always @(posedge mode)//mode 信號控制系統(tǒng)在三種功能間轉換 begin if(m==4)malways @(m or fm or change)begin case(m)2: begin ////////2：調節(jié)時間功能； if(fm)begin count1Elsebegin counta0: begin {count1,count2,counta,countb,LD_min,LD_hour}module show(min1,sec1,amin,hour1,ahour,MSH,MSL,SH,SL,MH,ML,min,sec,hour,mode)。input [7:0] min1,sec1,amin。input [7:0] hour1,ahour。input[3:0] MSH,MSL,SH,SL,MH,ML。input mode。output [7:0] min,sec。output [7:0] hour。reg [7:0] min,sec。reg [7:0] hour。reg [1:0] m。always @(posedge mode)//mode 信號控制系統(tǒng)在三種功能間轉換begin if(m==4)mhourmin六實驗分析 七實驗總結八、參考資料《EDA技術實用教程》實驗箱使用說明；第三篇：EDA課程設計 數字時鐘(鬧鐘)課 程 設 計 說 明 書題目： 鬧鐘學院（系）： 年級專業(yè)： 學 號： 學生姓名： 指導教師： 教師職稱：共 16 頁第 1 頁目 錄第1章 摘要…………………………………………………………………………………1 第2章 設計方案…………………………………………………………………………… VHDL簡介…………………………………………………………………………… 設計思路…………………………………………………………………………… 第3章 模塊介紹…………………………………………………………………………… 第4章 Verilog HDL設計源程序………………………………………………………… 第5章 波形仿真圖………………………………………………………………………… 第6章 管腳鎖定及硬件連線……………………………………………………………… 心得體會 ……………………………………………………………………………………17 參考文獻 ……………………………………………………………………………………18共 16 頁第 2 頁第一章 摘要在當今社會，數字電路產品的應用在我們的實際生活中顯得越來越重要，與我們的生活聯(lián)系愈加緊密，例如計算機、儀表、電子鐘等等，使我們的生活工作較以前的方式更加方便、完善，帶來了很多的益處。在此次EDA課程，我的設計課題是鬧鐘，使用VHDL語言進行編程完成。報告書主要由設計方案、模塊介紹、設計源程序、仿真波形圖和管腳鎖定及硬件連線四部分組成。設計方案主要介紹了我對于設計課題的大致設計思路，之后各個部分將會詳細介紹設計組成及程序。共 16 頁第 3 頁第二章 設計方案 167。 VHDL簡介數字電路主要是基于兩個信號（我們可以簡單的說是有電壓和無電壓），用數字信號完成對數字量進行算術運算和邏輯運算的電路我們稱之為數字電路，它具有邏輯運算和邏輯處理等功能，數字電路可分為組合邏輯電路和時序邏輯電路。EDA技術，就是以大規(guī)模可編程邏輯器件為設計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或專用集成芯片的一門新技術。利用EDA技術進行電子系統(tǒng)的設計，具有以下幾個特點：① 用軟件的方式設計硬件；② 用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉換是由有關的開發(fā)軟件自動完成的；③ 設計過程中可用有關軟件進行各種仿真；④ 系統(tǒng)可現(xiàn)場編程，在線升級；⑤ 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術是現(xiàn)代電子設計的發(fā)展趨勢。EDA技術伴隨著計算機、集成電路、電子系統(tǒng)設計的發(fā)展，經歷了計算機輔助設計(Computer Assist Design，簡稱CAD)、計算機輔助工程設計(Computer Assist Engineering Design，簡稱CAE)和電子設計自動化(Electronic Design Automation，簡稱EDA)三個發(fā)展階段。常用的硬件描述語言有VHDL、Verilog、ABEL。EDA技術是隨著集成電路和計算機技術的飛速發(fā)展應運而生的一種高級、快速、有效的電子設計自動化工具。它是為解決自動控制系統(tǒng)設計而提出的，從70年代經歷了計算機輔助設計（CAD），計算機輔助工程（CAE），電子系統(tǒng)設計自動化（ESDA）3個階段。前兩個階段的EDA產品都只是個別或部分的解決了電子產品設計中的工程問題；第三代EDA工具根據工程設計中的瓶共 16 頁第 4 頁頸和矛盾對設計數據庫實現(xiàn)了統(tǒng)一管理，并提出了并行設計環(huán)境概念，提供了獨立于工藝和廠家的系統(tǒng)級的設計工具。EDA關鍵技術之一就是采用硬件描述語言對硬件電路進行描述，且具有系統(tǒng)級仿真和綜合能力。目前應用比較廣泛的硬件描述語言就是Verilog HDL。Verilog HDL簡介Verilog HDL是目前大規(guī)模集成電路設計中最具代表性、使用最廣泛的硬件描述語言之一。具有如下特點：（1）能夠在不同的抽象層次上，如系統(tǒng)級、行為級、RTL級、門級和開關級，對設計系統(tǒng)進行精確而簡練的描述。（2）能夠在每個抽象層次的描述上對設計進行仿真驗證，及時發(fā)現(xiàn)及時發(fā)現(xiàn)可能存在的錯誤，縮短設計周期，并保存整個設計過程的正確性。（3）由于代碼描述與工藝過程實現(xiàn)無關，便于設計標準化，提高設計的可重用性。如國有C語言的編程基礎經驗，只需很短的時間就能學會和掌握Verilog HDL，因此，Verilog HDL可以作為學習HDL設計方法的入門和基礎。167。 設計思路一、設計要求設計簡易的一分鐘鬧鐘；可手動輸入定時時間（0~59s），如30s；兩個動態(tài)數碼管上跟蹤顯示時間的變化：如30，29，28……到了指定時間蜂鳴器發(fā)出5s的提示音；采用2個動態(tài)數碼管顯示時間；用蜂鳴器發(fā)出提示音；撥碼開關設置定時時間。二、設計思路根據上述的設計要求，整個系統(tǒng)大致包括如下幾個組成部分：它包括以下幾個組成共 16 頁第 5 頁部分：1）顯示屏，由2個七段動態(tài)數碼管組成，用于顯示當前設置的鬧鐘時間并進行跟蹤顯示；2)6個撥碼開關，用于輸入鬧鐘時間；3)復位鍵，確定新的鬧鐘時間設置，或顯示已設置的鬧鐘時間；4)蜂鳴器，在當前時鐘時間與鬧鐘時間相同時，發(fā)出報警聲。共 16 頁第 6 頁第三章 模塊介紹一、計時模塊此模塊共有6個撥碼開關作為輸入信號，當開關無輸入時，都處于低電平狀態(tài)，DDDDD1和D0是并行數據輸入端，CRN是異步復位輸入端，LDN是預置控制輸入端。當開關有輸入時，會產生一個六位的二進制輸出信號num，此信號表示動作的開關序號，它是作為動態(tài)顯示模塊的輸入信號。二、數碼顯示模塊這個模塊有兩個輸入信號和兩個輸出信號。其中一個是信號輸入模塊的輸出num作為輸入，另外一個是時鐘輸入端，作為掃描數碼管的頻率信號，采用1024HZ的中高頻信號。輸出信號為SS0、SSSS2，是動態(tài)數碼管的片選段。三、報警模塊報警模塊共有兩個輸入信號ET和CLK1，一個輸出信號COUT。當從信號輸入模塊檢測到有開關輸入時，ET信號已置1，CLK上升沿到來時，程序將COUT置1，蜂鳴器發(fā)出時間為10s的報警信號，時間到達后，跳出循環(huán)，蜂鳴器停止報警。四、頂層模塊頂層模塊的作用是將各個模塊組合到一起，從而實現(xiàn)最終的功能。其輸入即為各個模塊的輸入，一個時鐘信號，還有6個撥碼開關的輸入，其輸出為數碼管顯示和報警器。共 16 頁第 7 頁第四章Verilog HDL設計源程序一、計時模塊module counter(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,Q,OC)。input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN。output[5:0] Q。output OC。reg OC。reg[5:0] Q。reg[5:0] Q_TEMP。reg[3:0] NUM。always@(posedge CLK or negedge CRN)beginif(~CRN)Q_TEMP=639。b000000。else if(~LDN)begin Q_TEMP={D5,D4,D3,D2,D1,D0}。NUM=439。b0000。end else if(Q_TEMP639。b000000)begin if(NUM=439。b0000)NUM=NUM+1。else NUM=439。b0001。if(NUM==439。b1000)Q_TEMP=Q_TEMP1。end共 16 頁第 8 頁else Q_TEMP=639。b000000。end always beginif(Q_TEMP==639。b000000amp。amp。LDN)OC=139。b1。else OC=139。b0。Q=Q_TEMP。end endmodule二、數碼顯示模塊module showtime(A,Q,CLKM,SS0,SS1,SS2)。input[5:0] A。input CLKM。output[6:0] Q。output SS0,SS1,SS2。reg[6:0] Q。reg SS0,SS1,SS2。reg M。reg[5:0] B。reg[5:0] C。always@(posedge CLKM)begin M=M+1。end always begin共 16 頁第 9 頁if(A39。b001001amp。amp。A39。b10011amp。amp。A39。b11101amp。amp。A39。b100111amp。amp。A39。b110001amp。amp。A共 16 頁第 10 頁begin B=A50。C=5。end else if(A==39。b111100)begin B=0。C=6。end if(M==39。b1)begin SS0=1。SS1=0。SS2=0。case(B)39。b000000:Q=39。b0111111。39。b000001:Q=39。b0000110。39。b000010:Q=39。b1011011。39。b000011:Q=39。b1001111。39。b000100:Q=39。b1100110。39。b000101:Q=39。b1101101。39。b000110:Q=39。b1111101。39。b000111:Q=39。b0000111。39。b001000:Q=39。b1111111。39。b001001:Q=39。b1101111。default:Q=39。b0111111。endcase end共 16 頁第 11 頁else if(M==39。b0)begin SS0=0。SS1=0。SS2=0。case(C)39。b000000:Q=39。b0111111。39。b000001:Q=39。b0000110。39。b000010:Q=39。b1011011。39。b000011:Q=39。b1001111。39。b000100:Q=39。b1100110。39。b000101:Q=39。b1101101。39。b000110:Q=39。b1111101。default:Q=39。b0111111。endcase end end endmodule三、報警模塊module speaker(CLK1,ET,COUT)。input CLK1,ET。output COUT。reg COUT。reg[5:0] TEMP。always@(posedge CLK1)beginif(~ET)TEMP=639。b000000。else if(TEMP=639。b000000)TEMP=TEMP+