【文章內(nèi)容簡(jiǎn)介】 )))minclkalways @(posedge ct1)begin if(min1==839。h59)begin min1begin min1[3:0]always @(posedge cta)if(hour1==839。h23)hour1鬧鐘模塊module alarm(clk,amin,ahour,num1,num2,count2,countb,LD_alert)。input clk,num1,num2,count2,countb。output [7:0] amin。output [7:0] ahour。output LD_alert。wire LD_alert。reg [7:0] amin=0。reg [7:0] ahour=0。assign ct2=(num1amp。clk)|(!num1amp。count2)。//ct2 用于定時(shí)狀態(tài)下調(diào)整分鐘信號(hào)assign LD_alert=(ahour|amin)?1:0。//指示是否進(jìn)行了鬧鈴定時(shí) always @(posedge ct2)if(amin==839。h59)aminmodule ctrol(change,turn,count1,count2,counta,countb,pause,LD_min,LD_hour,mode)。input change,mode,turn。output count1,count2,counta,countb,pause,LD_min,LD_hour。reg [1:0] m。reg fm=0,count1=0,count2=0,counta=0,countb=0,pause=0,LD_min=0,LD_hour=0。wire mode,turn,change。always @(posedge mode)//mode 信號(hào)控制系統(tǒng)在三種功能間轉(zhuǎn)換 begin if(m==4)malways @(m or fm or change)begin case(m)2: begin ////////2：調(diào)節(jié)時(shí)間功能； if(fm)begin count1Elsebegin counta0: begin {count1,count2,counta,countb,LD_min,LD_hour}module show(min1,sec1,amin,hour1,ahour,MSH,MSL,SH,SL,MH,ML,min,sec,hour,mode)。input [7:0] min1,sec1,amin。input [7:0] hour1,ahour。input[3:0] MSH,MSL,SH,SL,MH,ML。input mode。output [7:0] min,sec。output [7:0] hour。reg [7:0] min,sec。reg [7:0] hour。reg [1:0] m。always @(posedge mode)//mode 信號(hào)控制系統(tǒng)在三種功能間轉(zhuǎn)換begin if(m==4)mhourmin六實(shí)驗(yàn)分析 七實(shí)驗(yàn)總結(jié)八、參考資料《EDA技術(shù)實(shí)用教程》實(shí)驗(yàn)箱使用說(shuō)明；第三篇：EDA課程設(shè)計(jì) 數(shù)字時(shí)鐘(鬧鐘)課 程 設(shè) 計(jì) 說(shuō) 明 書(shū)題目： 鬧鐘學(xué)院（系）： 年級(jí)專業(yè)： 學(xué) 號(hào)： 學(xué)生姓名： 指導(dǎo)教師： 教師職稱：共 16 頁(yè)第 1 頁(yè)目 錄第1章 摘要…………………………………………………………………………………1 第2章 設(shè)計(jì)方案…………………………………………………………………………… VHDL簡(jiǎn)介…………………………………………………………………………… 設(shè)計(jì)思路…………………………………………………………………………… 第3章 模塊介紹…………………………………………………………………………… 第4章 Verilog HDL設(shè)計(jì)源程序………………………………………………………… 第5章 波形仿真圖………………………………………………………………………… 第6章 管腳鎖定及硬件連線……………………………………………………………… 心得體會(huì) ……………………………………………………………………………………17 參考文獻(xiàn) ……………………………………………………………………………………18共 16 頁(yè)第 2 頁(yè)第一章 摘要在當(dāng)今社會(huì)，數(shù)字電路產(chǎn)品的應(yīng)用在我們的實(shí)際生活中顯得越來(lái)越重要，與我們的生活聯(lián)系愈加緊密，例如計(jì)算機(jī)、儀表、電子鐘等等，使我們的生活工作較以前的方式更加方便、完善，帶來(lái)了很多的益處。在此次EDA課程，我的設(shè)計(jì)課題是鬧鐘，使用VHDL語(yǔ)言進(jìn)行編程完成。報(bào)告書(shū)主要由設(shè)計(jì)方案、模塊介紹、設(shè)計(jì)源程序、仿真波形圖和管腳鎖定及硬件連線四部分組成。設(shè)計(jì)方案主要介紹了我對(duì)于設(shè)計(jì)課題的大致設(shè)計(jì)思路，之后各個(gè)部分將會(huì)詳細(xì)介紹設(shè)計(jì)組成及程序。共 16 頁(yè)第 3 頁(yè)第二章 設(shè)計(jì)方案 167。 VHDL簡(jiǎn)介數(shù)字電路主要是基于兩個(gè)信號(hào)（我們可以簡(jiǎn)單的說(shuō)是有電壓和無(wú)電壓），用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路我們稱之為數(shù)字電路，它具有邏輯運(yùn)算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路。EDA技術(shù)，就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：① 用軟件的方式設(shè)計(jì)硬件；② 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的；③ 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真；④ 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；⑤ 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)(Computer Assist Design，簡(jiǎn)稱CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì)(Computer Assist Engineering Design，簡(jiǎn)稱CAE)和電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，簡(jiǎn)稱EDA)三個(gè)發(fā)展階段。常用的硬件描述語(yǔ)言有VHDL、Verilog、ABEL。EDA技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化工具。它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的，從70年代經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（CAD），計(jì)算機(jī)輔助工程（CAE），電子系統(tǒng)設(shè)計(jì)自動(dòng)化（ESDA）3個(gè)階段。前兩個(gè)階段的EDA產(chǎn)品都只是個(gè)別或部分的解決了電子產(chǎn)品設(shè)計(jì)中的工程問(wèn)題；第三代EDA工具根據(jù)工程設(shè)計(jì)中的瓶共 16 頁(yè)第 4 頁(yè)頸和矛盾對(duì)設(shè)計(jì)數(shù)據(jù)庫(kù)實(shí)現(xiàn)了統(tǒng)一管理，并提出了并行設(shè)計(jì)環(huán)境概念，提供了獨(dú)立于工藝和廠家的系統(tǒng)級(jí)的設(shè)計(jì)工具。EDA關(guān)鍵技術(shù)之一就是采用硬件描述語(yǔ)言對(duì)硬件電路進(jìn)行描述，且具有系統(tǒng)級(jí)仿真和綜合能力。目前應(yīng)用比較廣泛的硬件描述語(yǔ)言就是Verilog HDL。Verilog HDL簡(jiǎn)介Verilog HDL是目前大規(guī)模集成電路設(shè)計(jì)中最具代表性、使用最廣泛的硬件描述語(yǔ)言之一。具有如下特點(diǎn)：（1）能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、RTL級(jí)、門(mén)級(jí)和開(kāi)關(guān)級(jí)，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡(jiǎn)練的描述。（2）能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)及時(shí)發(fā)現(xiàn)可能存在的錯(cuò)誤，縮短設(shè)計(jì)周期，并保存整個(gè)設(shè)計(jì)過(guò)程的正確性。（3）由于代碼描述與工藝過(guò)程實(shí)現(xiàn)無(wú)關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如國(guó)有C語(yǔ)言的編程基礎(chǔ)經(jīng)驗(yàn)，只需很短的時(shí)間就能學(xué)會(huì)和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門(mén)和基礎(chǔ)。167。 設(shè)計(jì)思路一、設(shè)計(jì)要求設(shè)計(jì)簡(jiǎn)易的一分鐘鬧鐘；可手動(dòng)輸入定時(shí)時(shí)間（0~59s），如30s；兩個(gè)動(dòng)態(tài)數(shù)碼管上跟蹤顯示時(shí)間的變化：如30，29，28……到了指定時(shí)間蜂鳴器發(fā)出5s的提示音；采用2個(gè)動(dòng)態(tài)數(shù)碼管顯示時(shí)間；用蜂鳴器發(fā)出提示音；撥碼開(kāi)關(guān)設(shè)置定時(shí)時(shí)間。二、設(shè)計(jì)思路根據(jù)上述的設(shè)計(jì)要求，整個(gè)系統(tǒng)大致包括如下幾個(gè)組成部分：它包括以下幾個(gè)組成共 16 頁(yè)第 5 頁(yè)部分：1）顯示屏，由2個(gè)七段動(dòng)態(tài)數(shù)碼管組成，用于顯示當(dāng)前設(shè)置的鬧鐘時(shí)間并進(jìn)行跟蹤顯示；2)6個(gè)撥碼開(kāi)關(guān)，用于輸入鬧鐘時(shí)間；3)復(fù)位鍵，確定新的鬧鐘時(shí)間設(shè)置，或顯示已設(shè)置的鬧鐘時(shí)間；4)蜂鳴器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出報(bào)警聲。共 16 頁(yè)第 6 頁(yè)第三章 模塊介紹一、計(jì)時(shí)模塊此模塊共有6個(gè)撥碼開(kāi)關(guān)作為輸入信號(hào)，當(dāng)開(kāi)關(guān)無(wú)輸入時(shí)，都處于低電平狀態(tài)，DDDDD1和D0是并行數(shù)據(jù)輸入端，CRN是異步復(fù)位輸入端，LDN是預(yù)置控制輸入端。當(dāng)開(kāi)關(guān)有輸入時(shí)，會(huì)產(chǎn)生一個(gè)六位的二進(jìn)制輸出信號(hào)num，此信號(hào)表示動(dòng)作的開(kāi)關(guān)序號(hào)，它是作為動(dòng)態(tài)顯示模塊的輸入信號(hào)。二、數(shù)碼顯示模塊這個(gè)模塊有兩個(gè)輸入信號(hào)和兩個(gè)輸出信號(hào)。其中一個(gè)是信號(hào)輸入模塊的輸出num作為輸入，另外一個(gè)是時(shí)鐘輸入端，作為掃描數(shù)碼管的頻率信號(hào)，采用1024HZ的中高頻信號(hào)。輸出信號(hào)為SS0、SSSS2，是動(dòng)態(tài)數(shù)碼管的片選段。三、報(bào)警模塊報(bào)警模塊共有兩個(gè)輸入信號(hào)ET和CLK1，一個(gè)輸出信號(hào)COUT。當(dāng)從信號(hào)輸入模塊檢測(cè)到有開(kāi)關(guān)輸入時(shí)，ET信號(hào)已置1，CLK上升沿到來(lái)時(shí)，程序?qū)OUT置1，蜂鳴器發(fā)出時(shí)間為10s的報(bào)警信號(hào)，時(shí)間到達(dá)后，跳出循環(huán)，蜂鳴器停止報(bào)警。四、頂層模塊頂層模塊的作用是將各個(gè)模塊組合到一起，從而實(shí)現(xiàn)最終的功能。其輸入即為各個(gè)模塊的輸入，一個(gè)時(shí)鐘信號(hào)，還有6個(gè)撥碼開(kāi)關(guān)的輸入，其輸出為數(shù)碼管顯示和報(bào)警器。共 16 頁(yè)第 7 頁(yè)第四章Verilog HDL設(shè)計(jì)源程序一、計(jì)時(shí)模塊module counter(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,Q,OC)。input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN。output[5:0] Q。output OC。reg OC。reg[5:0] Q。reg[5:0] Q_TEMP。reg[3:0] NUM。always@(posedge CLK or negedge CRN)beginif(~CRN)Q_TEMP=639。b000000。else if(~LDN)begin Q_TEMP={D5,D4,D3,D2,D1,D0}。NUM=439。b0000。end else if(Q_TEMP639。b000000)begin if(NUM=439。b0000)NUM=NUM+1。else NUM=439。b0001。if(NUM==439。b1000)Q_TEMP=Q_TEMP1。end共 16 頁(yè)第 8 頁(yè)else Q_TEMP=639。b000000。end always beginif(Q_TEMP==639。b000000amp。amp。LDN)OC=139。b1。else OC=139。b0。Q=Q_TEMP。end endmodule二、數(shù)碼顯示模塊module showtime(A,Q,CLKM,SS0,SS1,SS2)。input[5:0] A。input CLKM。output[6:0] Q。output SS0,SS1,SS2。reg[6:0] Q。reg SS0,SS1,SS2。reg M。reg[5:0] B。reg[5:0] C。always@(posedge CLKM)begin M=M+1。end always begin共 16 頁(yè)第 9 頁(yè)if(A39。b001001amp。amp。A39。b10011amp。amp。A39。b11101amp。amp。A39。b100111amp。amp。A39。b110001amp。amp。A共 16 頁(yè)第 10 頁(yè)begin B=A50。C=5。end else if(A==39。b111100)begin B=0。C=6。end if(M==39。b1)begin SS0=1。SS1=0。SS2=0。case(B)39。b000000:Q=39。b0111111。39。b000001:Q=39。b0000110。39。b000010:Q=39。b1011011。39。b000011:Q=39。b1001111。39。b000100:Q=39。b1100110。39。b000101:Q=39。b1101101。39。b000110:Q=39。b1111101。39。b000111:Q=39。b0000111。39。b001000:Q=39。b1111111。39。b001001:Q=39。b1101111。default:Q=39。b0111111。endcase end共 16 頁(yè)第 11 頁(yè)else if(M==39。b0)begin SS0=0。SS1=0。SS2=0。case(C)39。b000000:Q=39。b0111111。39。b000001:Q=39。b0000110。39。b000010:Q=39。b1011011。39。b000011:Q=39。b1001111。39。b000100:Q=39。b1100110。39。b000101:Q=39。b1101101。39。b000110:Q=39。b1111101。default:Q=39。b0111111。endcase end end endmodule三、報(bào)警模塊module speaker(CLK1,ET,COUT)。input CLK1,ET。output COUT。reg COUT。reg[5:0] TEMP。always@(posedge CLK1)beginif(~ET)TEMP=639。b000000。else if(TEMP=639。b000000)TEMP=TEMP+