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正文內(nèi)容

硬件課程設(shè)計--數(shù)字時鐘設(shè)計(編輯修改稿)

2025-07-11 06:52 本頁面
 

【文章內(nèi)容簡介】 供報時信號。 2.具有驅(qū)動 8 位八段共陰掃描數(shù)碼管的片選驅(qū)動信號輸出和八段字形譯碼輸出。編碼和掃描可參照“實驗四”。 3.揚生器在整點時有報時驅(qū)動信號產(chǎn)生。 4. LED 燈按個人口味在整點時有花樣顯示信號產(chǎn)生。 系統(tǒng)硬件 1.主芯片 EPF10K10LC844。 2. 8 個 LED 燈。 3.揚聲器。 東北石油大學本科生課程設(shè)計(論文) 7 4. 8 位八段掃 描共陰級數(shù)碼顯示管。 5.三個按鍵開關(guān)(清零,調(diào)小時,調(diào)分鐘)。 東北石油大學本科生課程設(shè)計(論文) 8 第 3 章 數(shù)字鐘的 底層電路設(shè)計 設(shè)計規(guī)劃 該數(shù)字鐘可以實現(xiàn) 3 個功能:計時功能、整點報時功能和重置時間功能,因此有 3 個子模塊:計時、報時( alarm1)、重置時間 (setmin sethour1)。其中計時模塊有 3 部分構(gòu)成:秒計時器( second1)、分計時器 (minute1)、時計時器(hour1)。 1. 秒計數(shù)模塊:秒計數(shù),在頻率為 1HZ 的時鐘下以 60 次為循環(huán)計數(shù),并產(chǎn)生進位信號影 響分計數(shù) 。 2. 分計數(shù)模塊:分計數(shù),在秒進 位信號為高電平時,計數(shù)一次,同樣以 60次為一個循環(huán)計數(shù),同時產(chǎn)生分進位信號影響時計數(shù) 。 3. 時計數(shù)模塊:時計數(shù),在分進位信號為高電平時,計數(shù)一次,以 24 次為一個循環(huán)計數(shù) 。 4. 時間顯示模塊:通過選中不同的數(shù)碼管,同時進行一定頻率的掃描顯示時,分,秒。 5. 時間設(shè)置模塊:設(shè)置調(diào)試使能端,可以調(diào)時,分?;竟δ苁窃谑鼓芏藶楦唠娖綍r,可以使時和分循環(huán)計數(shù); 6. 整點報時模塊:在秒計數(shù)到 50 秒時,同時分計數(shù)到 59 分開始,豐鳴器產(chǎn)生每個 2 秒的鳴叫( 500HZ),到整點是產(chǎn)生 750HZ 的鳴叫。 7. 鬧鐘模塊: 在設(shè)定鬧鐘鬧鈴時間后,當鬧鐘使能端有效時,可在鬧鈴時間鬧鈴, 并有彩燈顯示。 設(shè)計說明 首先分析數(shù)字時鐘,得出進位法則大體相同,故所得時分秒進位方式語法基本相同,因此可以將時分秒定義成六位輸出端口,即分別將時分秒定義為 3 個ponent,分別給予設(shè)計 。 東北石油大學本科生課程設(shè)計(論文) 9 底層電路程序 秒計時器 ( VHDL 語言編譯) 其代碼如下:( VHDL 語言): LIBRARY ieee。 use 。 use 。 ENTITY second IS PORT( clk, reset,setmin : IN STD_LOGIC。 enmin : OUT STD_LOGIC。 daout: out std_logic_vector (6 downto 0))。 END entity second。 ARCHITECTURE fun OF second IS SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0)。 BEGIN daout = count。 process ( clk , reset , setmin) begin enmin=k。 if (reset=39。039。) then count = 0000000。 elsif (setmin=39。039。) then enmin = clk。 elsif (clk 39。event and clk=39。139。) then if (count(3 downto 0)=1001) then if (count 1660) then if (count=1011001) then enmin=39。139。 count=0000000。 ELSE count=count+7。 end if。 else count=0000000。 end if。 elsif (count 1660) then count = count+1。 enmin=39。039。 after 100 ns。 東北石油大學本科生課程設(shè)計(論文) 10 else count=0000000。 end if。 end if。 end process。 END fun。 在秒計時器的 clk 輸入一個周期為 5ns 的時鐘信號;清 0 端( reset)前面一小段( 100ns)為低電平,后面均為高電平;置數(shù)端( set)前面一小段( 200ns)為低電平,后面均為高電平;秒重置端( s1)可設(shè)置數(shù)值為 50 秒,保存波形圖,進行仿真,產(chǎn)生如下波形: 圖 31 5na 時鐘信號 由上述波形可以清楚的看到:當清 0 信號 ( reset)無效時,秒計時器置數(shù),從50 秒開始計數(shù),到 59 秒時回到 0,并且輸出一個高電平。 分計時器 ( VHDL 語言編譯) 其代碼 ( VHDL 語言)如下: LIBRARY ieee。 use 。 use 。 ENTITY minute IS PORT( clk, clk1,reset,sethour : IN STD_LOGIC。 enhour : OUT STD_LOGIC。 daout: out std_logic_vector (6 downto 0))。 END entity minute。 ARCHITECTURE fun OF minute IS 東北石油大學本科生課程設(shè)計(論文) 11 SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0)。 BEGIN daout = count。 process ( clk,reset,sethour) begin if (reset=39。039。) then count = 0000000。 elsif (sethour=39。039。) then enhour = clk1。 elsif (clk39。 event and clk=39。139。) then if (count(3 downto 0)=1001) then if (count 1660) then if (count=1011001) then enhour=39。139。 count=0000000。 ELSE count=count+7。 end if。 else count=0000000。 end if。 elsif(count 1660) then count = count + 1。 enhour=39。039。 after 100 ns。 else count=0000000。 end if。 end if。 end process。 END fun。 在分計時器的 clkm 輸入一個周期為 5ns 的時鐘信號;清 0 端 ( reset)前面一小段( 100ns)為低電平,后面均為高電平;置數(shù)端 ( set) 前面一小段( 200ns)為低電平,后面均為高電平;分重置端 ( m1) 可設(shè)置數(shù)值為 50 分,保存波形圖,進行仿真,產(chǎn)生如下波形: 東北石油大學本科生課程設(shè)計(論文) 12 圖 32 分計時器信號 由上述波形可以清楚的看到:當清 0 信號( reset)無效時,分計時器置數(shù),從50 分開始計數(shù),到 59 秒時回到 0,并且從 enmin 輸出一個高電平。 時計時器 ( hour) 在時計時器的 clkh 輸入一個周期為 5ns 的時鐘信號;清 0 端( reset)前面一小段( 100ns)為低電平,后面均為高電平;置數(shù)端( set) 前面一小段 ( 200ns)為低電平,后面均為高電平;時重置端( h1)可設(shè)置數(shù)值為 20 時,保存波形圖,進行仿真,產(chǎn)生如下波形: 圖 33 時計時器信號 由上述波形可以清楚的看到:當清 0 信號( reset)無效時,時計時器置數(shù),從20 時開始計數(shù),到 23 時回到 0,并且從 enhour 輸出一個高電平。 時計時器 ( VHDL 語言) 代碼如下: LIBRARY ieee。 use 。 use 。 東北石油大學本科生課程設(shè)計(論文) 13 ENTITY hour IS PORT( clk,reset: IN STD_LOGIC。 daout: out std_logic_vector (5 downto 0))。 END entity hour。 ARCHITECTURE fun OF hour IS SIGNAL count: STD_LOGIC_VECTOR( 5 downto 0)。 BEGIN daout = count。 process ( clk,reset) begin if (reset=39。0
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