【文章內(nèi)容簡(jiǎn)介】 語(yǔ) 音 信 號(hào)復(fù) 位電 源F L A S HS R A M時(shí) 鐘J T A G 圖 31系統(tǒng)結(jié)構(gòu)框圖 信息工程學(xué)院課程設(shè)計(jì) 6 6 電源設(shè)計(jì) 為了降低芯片功耗， C54x系列芯片大部分都采用低電壓設(shè)計(jì)，并且采用雙電源供電，即內(nèi)核電源 CVDD：采用 ，主要為芯片的內(nèi)部邏輯提供電壓，包括 CPU、時(shí)鐘電路和所有的外設(shè)邏輯； I/O電源 DVDD：采用 ，主要供 I/O接口使用?？芍苯优c外部低壓器 件接口，而無(wú)需額外的電平變換電路。 DSP芯片采用的供電方式，主要取決于應(yīng)用系統(tǒng)中提供什么樣的電源。在實(shí)際中，大部分?jǐn)?shù)字系統(tǒng)所使用的電源可工作于 5V或 ，本設(shè)計(jì)采用TI公司提供的雙電源芯片： TPS73HD301電源的最大輸出電流為 750mA，并且提供兩個(gè)寬度為 200ms的低電平復(fù)位脈沖。電路圖如圖 32所示。 NC1NC21G N D31E N41I N51I N62I N12NC13NC15NC162O U T172O U T182S E N S E19NC20NC212R E S E T221O U T231O U T241F B /S E N S E25NC26NC272I N112E N102G N D9NC8NC7NC14NC15T P S 73 H D 30 1J?15 0ΩR11K ΩR31K ΩR210 0K ΩR410 0K ΩR7R6R50. 1μ FC347 μ FC10. 1μ FC210 μ FC410 μ FC5V C CV C CV C CV D 1R E D 圖 32由 TPS73HD301芯片組成的雙電源電路 復(fù)位電路設(shè)計(jì) TMS320VC5402 的復(fù)位輸入引腳 RS 為處理器提供了一種硬件初始化的方法 ,它是一種不可屏蔽的外中斷 ,可在任何時(shí) 候?qū)?TMS320VC5402 進(jìn)行復(fù)位。當(dāng)系統(tǒng)上電后， RS 引腳應(yīng)至少保持 5個(gè)時(shí)鐘周期穩(wěn)定的低電平，以確保數(shù)據(jù)、地址和控制線的正確配置。復(fù)位后 (RS回到高電平 )， CPU從程序存儲(chǔ)器的 FF80H單元取指，并開(kāi)始執(zhí)行程序。本設(shè)計(jì)采用由 TPS370733組成的自動(dòng)復(fù)位電路（如圖 33）。 信息工程學(xué)院課程設(shè)計(jì) 7 7 R E S E T2/ R E S E T1NC8PFO7/ M R3V C C4G N D5R F I6T P S 37 07 3310 0K10 0K28 0k S WE X T R S TBAD S P R SD V D D C V D D123456 圖 33由 TPS370733芯片組成的自動(dòng)復(fù)位電路 時(shí)鐘電路設(shè)計(jì) 時(shí)鐘電路用來(lái)為 ’ C54x芯片提供時(shí)鐘信號(hào)，由一個(gè)內(nèi)部振蕩器和一個(gè)鎖相環(huán) PLL組成，可通過(guò)芯片內(nèi)部的晶體振蕩器或外部的時(shí)鐘電路驅(qū)動(dòng)。利用 DSP芯片內(nèi)部提 供的晶振電路，在 DSP芯片的 X X2之間連接晶體振蕩器。使用芯片內(nèi)部的振蕩器在芯片的 X1和 X2/CLKIN引腳之間接入一個(gè)晶體 ,用于啟動(dòng)內(nèi)部振蕩器。時(shí)鐘電路圖如圖 34所示。 Y12 0 MC 1 02 2 P FC 1 12 2 P F 圖 34時(shí)鐘電路 存儲(chǔ)器設(shè)計(jì) 程序存儲(chǔ)器擴(kuò)展設(shè)計(jì) FLASH存儲(chǔ)器用以擴(kuò)展程序存儲(chǔ)器 AT29LV1024是 1M位的 FLASH存儲(chǔ)器 FLASH存儲(chǔ)器與信息工程學(xué)院課程設(shè)計(jì) 8 8 EPROM相比，具有更高的性能價(jià)格比，而且體積小、功耗低、可電擦寫(xiě)、使用方便，并且 的 FLASH可以直接與 DSP芯片連接。地址線： A0~A15；數(shù)據(jù)線： I/O0~I/O15；控制線： CE— 片選信號(hào)； WE — 編程寫(xiě)信號(hào)； OE — 輸出使能信號(hào)。擴(kuò)展連接圖如圖 35所示。 CSWEA 15A 14A 13A 12A 11A 10A9A8A7A6A5A4A3A2A1A0 D0D1D2D3D4D5D7D9D 11D 12D 14OED 15D 13D 10D8D6A T 2 9L V 1 20 4J?D S P D 15D S P D 14D S P D 13D S P D 12D S P D 11D S P D 10D S P D 9D S P D 8D S P D 7D S P D 6D S P D 5D S P D 4D S P D 3D S P D 2D S P D 1D S P D 0D S P A 15D S P A 14D S P A 13D S P A 12D S P A 11D S P A 10D S P A 9D S P A 8D S P A 7D S P A 6D S P A 5D S P A 4D S P A 3D S P A 2D S P A 1D S P A 0D S P M S T R BD S P P S 圖 35程序存儲(chǔ)器擴(kuò)展電路 要實(shí)現(xiàn)語(yǔ)音數(shù)據(jù)和系統(tǒng)程序的存儲(chǔ)， TMS320VC5402必須有外接擴(kuò)展存儲(chǔ)器。TMS320VC5402 的速度為 100 MI/s，為保證 DSP運(yùn)行速度，需要外部存儲(chǔ)器的速度接近 10ns。系 統(tǒng)選擇 ICSI64LV16作為外部存儲(chǔ)器，其容量 64K字 16 bit。其硬件連接圖如圖 36所示。 CSWEA 1 5A 1 4A 1 3A 1 2A 1 1A 1 0A9A8A7A6A5A4A3A2A1A0 D0D1D2D3D4D5D7D9D 1 1D 1 2D 1 4UBLBOED 1 5D 1 3D 1 0D8D6I C S I 6 4 L V 1 6J?D S P A 1 5D S P A 1 3D S P A 1 2D S P A 1 1D S P A 1 0D S P A 9D S P A 8D S P A 7D S P A 6D S P A 5D S P A 4D S P A 3D S P A 2D S P A 1D S P A 0D S P A 1 4D S P D 1 5D S P D 1 4D S P D 1 3D S P D 1 2D S P D 1 1D S P D 1 0D S P D 9D S P D 8D S P D 7D S P D 6D S P D 5D S P D 4D S P D 3D S P D 2D S P D 1D S P D 0D S P M S T R BD S P P S 圖 36數(shù)據(jù)存儲(chǔ)器擴(kuò)展電路 JTAG 接口設(shè)計(jì) 在系統(tǒng)中，通過(guò) JTAG測(cè)試口訪問(wèn)和調(diào)試 DSP芯片。 JTAG是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議 (IEEE )，針對(duì)現(xiàn)代超大規(guī)模集成電路測(cè)試、檢驗(yàn)困難而提出的基于邊界掃描機(jī)制和標(biāo)準(zhǔn)測(cè)試存取口的國(guó)際標(biāo)準(zhǔn)。標(biāo)準(zhǔn) JTAG 測(cè)試端口包括 4 個(gè)必選引腳和一個(gè)可選的異步 JTAG信息工程學(xué)院課程設(shè)計(jì) 9 9 的復(fù)位引腳 TRST，分別是工作模式選擇引腳 TMS，串行數(shù)據(jù)輸入引腳 TDI，串行數(shù)據(jù)輸出引腳 TDO，端口工作時(shí)鐘引腳 TCK。 JTAG接口引腳連接如圖 37所示。 1 23 45 67 89 1011 1213 14H E A D E R 7 X 2D S P J A T GR?4K 7R?4K 7V C C 圖 37 JTAG 接口引腳連接圖 A/D 接口電路設(shè)計(jì) A/D轉(zhuǎn)換模塊是整個(gè)系統(tǒng)的主要部分，它接收來(lái)自外部的信號(hào)或模擬數(shù)據(jù)，然后經(jīng)過(guò)處理轉(zhuǎn)