ch-1材料與工藝概論(編輯修改稿)
2025-02-26 03:44 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 合金 平面 生長(zhǎng)（異質(zhì)） 臺(tái)面 Schottky ? 幾種晶體管的基本結(jié)構(gòu) 合金 生長(zhǎng)（異質(zhì)） 平面 1 平面 2 MOS 1~10 ?m 300~500 ?m 介質(zhì)膜 Al電極 SiO2膜 外延層 埋層 襯底 隔離、基區(qū)、發(fā)射區(qū)、鎢塞、集電區(qū) 1）、簡(jiǎn)單的 Bipolar IC 結(jié)構(gòu) 2）、 Si雙極 npn晶體管芯片的工藝流程 襯底制備， 外延生長(zhǎng)， 一次氧化， 一次光刻， 基區(qū)擴(kuò)散， 二次氧化， 二次光刻， 發(fā)射區(qū)擴(kuò)散， 三次氧化， 三次光刻， 1金屬鍍膜， 1反刻金屬膜 1背面鍍膜， 1合金化 E B C n+ p n n+ 一次光刻（基區(qū)）、二次光刻（發(fā)射區(qū)）、三次光刻（引線孔）、四次光刻（反刻引線） （負(fù)性光刻膠） 一次氧化 、一次光刻（基區(qū)光刻）、 硼擴(kuò)散（基區(qū)擴(kuò)散）、 基區(qū)再分布（二次氧化） 二次光刻（發(fā)射區(qū)光刻）、 磷擴(kuò)散（發(fā)射區(qū)擴(kuò)散 +三次氧化） 、三次光刻（引線孔光刻）、 金屬鍍膜、 反刻引線。 氧化臺(tái)階、套刻 電容： MOS PN Junction 電阻： 元器件的平面結(jié)構(gòu) Vin Vout VDD Ground DRAM –3） IC的基本制造環(huán)節(jié) ? 晶片加工 ? 外延生長(zhǎng) ? 介質(zhì)膜生長(zhǎng) ? 圖形加工 ? 局域摻雜 ? 金屬合金 ? 封裝、測(cè)試 材料廠 Foundry 封裝廠 – 發(fā)展 (歷史和現(xiàn)狀 ) ? 出現(xiàn)， IC、 LSI、 VLSI和 ULSI，規(guī)律，特征尺寸，工業(yè)化方式和 SoC趨勢(shì) ? MEMS、 OEIC、 MOMES ? “生物芯片” Kilby Texas Instrum. (TI) 1959 Feb. Ge mesa transistors Patent No. 3138743 出現(xiàn) ? Noyce Fairchild 1959 July Si planar IC 2981877 溝道長(zhǎng)度 ?m 特征尺寸 ?? ~ 15 inch ~ 2 cm2 Chip Wafer ?=300mm MEMC Electronic Materials, ? 38 ? 摩爾定理： 由 Intel創(chuàng)始人之一的 Moore提出的，被人認(rèn)為可以獲得諾貝爾經(jīng)濟(jì)學(xué)獎(jiǎng)的定理 ? 一塊芯片上的晶體管數(shù)目大約每隔 12個(gè)月翻一番（ 1964年） （ 1975年修訂為 18個(gè)月） 實(shí)現(xiàn)途徑： 晶體管尺寸減小； 芯片尺寸增大； Moore’s Low Moore’s Low World Semiconductor Trade System 器件（電路）設(shè)計(jì) 測(cè)試與驗(yàn)證 版圖設(shè)計(jì)與制造 芯片制造 測(cè)試 ?封裝 ?測(cè)試 器件生產(chǎn)基本過(guò)程 SoC—— System on Chip 芯片系統(tǒng)集成 MEMS——
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