數(shù)字后端簡要流程教材(編輯修改稿)
2025-01-24 17:27 本頁面
【文章內容簡介】 clock period和clock source(port/pin) 、 duty cycle、 offset/skew和 clock name進行描述。 ? DC時鐘約束命令： create_clock：用于定義時鐘的周期和波形（占空比及起始沿） 例如： create_clock period 40 waveform{0 20} 對于僅包含組合邏輯的模塊，為了定義該模塊的延時約束，需要創(chuàng)造一個虛擬時鐘定義。例如： create_clock name V_clk period 20 ? set_clock_transition：在 pre_layout必須設置一個固定的 transition值(由技術庫提供），因為時鐘網(wǎng)有很大的 DC根據(jù)該時鐘計算實際的延時值。 ? set_clock_skew：設置時鐘的 skew及 delay， pre_layout和post_layout命令選項不一樣。 propagated選項讓 DC計算時鐘的skew。 ? 例如： set_clock_skew delay minus_uncertainty \ plus_uncertainty CLK minus_uncertainty用于 setuptime的計算， plus_uncertainty用于 holdtime的計算。 一個 cell的 delay是根據(jù) input signal的斜率和 output pin的電容負載決定。對于時鐘信號，因為 clock work的 fanout很大，從而造成 clock work末端門的時鐘信號的 clock transition time很慢，是 DC計算的門延遲失真。 ? set_dont_touch_work常用于 port或 阻止 DC隔離該 ，和該 向連的門具有 dont_touch屬性，常用于 CLK和 RST。 例如： set_dont_touch_work [CLK， RST] 當一個電路包含門時鐘邏輯時，若在時鐘的輸入設置set_dont_touch_work，則阻止 DC隔離該門邏輯，導致 DRC發(fā)現(xiàn)時鐘信號沖突，對門 RESET同樣。 ? set_dont_touch應用于 current_design， cell， ， references。 阻止DC對模塊中的這些元素進行技術映射。 其它的一些約束條件 ? set_dont_use用于將技術庫中的某些設計中不需要的 cell濾除，比如Latch、 Delay Cell，禁止 DC映射； 例如： set_dont_use {mylib/SD*} ? set_false_path指示 DC對指定的路徑不要按照時序約束優(yōu)化。比如：異步路徑或約束不可實現(xiàn)的路徑。 false path路徑的鑒別在設計中很關鍵，如果不對 false path路徑進行標識， DC會對所有的路徑進行優(yōu)化，從而影響關鍵時序路徑。此命令也用于當因為有 false path關鍵邏輯，時序靜態(tài)分析失敗時。 set_false_path from [get_clock CLKA] to [get_clock CLKB] ? set_multicycle_path： 因為 DC假設所有的路徑都是
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