數(shù)字電子技術(shù)ch8(編輯修改稿)
2025-01-19 15:59 本頁面
【文章內(nèi)容簡介】 陣列(譯碼器 )或門陣列(編碼器 )位線輸出緩沖字線字線：位線：2023/3/9 星期二2324河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)輸出信號的真值表0 00 11 01 10 1 0 1A1 A0 D3 D2 D1 D01 0 1 00 1 1 11 1 1 03. 功能說明(1) 存儲器(2) 函數(shù)發(fā)生器 地址存儲數(shù)據(jù)輸入變量輸出函數(shù)(3) 譯碼編碼字線 編碼0 1 0 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1輸入變量輸出函數(shù)2023/3/9 星期二2425河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)三、 ROM 應(yīng)用舉例及容量擴(kuò)展 ROM 應(yīng)用舉例用 ROM 實(shí)現(xiàn)以下邏輯函數(shù)[例 ]Y1= ? m (2,3,4,5,8,9,14,15）Y2= ? m (6,7,10,11,14,15）Y3= ? m (0,3,6,9,12,15）Y4= ? m (7,11,13,14,15）A 1B 1C 1D 1m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15Y2Y3Y4Y1譯碼器編碼器2023/3/9 星期二2526河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù) ROM 容量擴(kuò)展（ 1） 存儲容量 存儲器存儲數(shù)據(jù)的能力，為存儲器含存儲單元的總位數(shù)。存儲容量 = 字?jǐn)?shù) ? 位數(shù) 字 — word 位 — bit1k ? 1 : 1024 個字 每個字 1 位 存儲容量 1 k1k ? 4 : 1024 個字 每個字 4 位 存儲容量 4 k256 ? 8 : 256 個字 每個字 8 位 存儲容量 2 k64 k ? 16: 64 k 個字 每個字 16 位 存儲容量 1024k（ 1M） （ 2） 存儲容量與地址位數(shù)的關(guān)系存儲容量 256 ?4 8 位地址256 = 28 4 位數(shù)據(jù)輸出存儲容量 8k?8 8k=8?210 =213 13 位地址 8 位數(shù)據(jù)輸出2023/3/9 星期二2627河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)（ 3） 常用 EPROM2764 ：27128 ：A0 ? A128k?8 (64k)13 位地址輸入：8 位數(shù)據(jù)輸出： O0 ? O7輸出使能端 1 輸出呈高阻0 使能片選端 ROM 工作（ 任意） ROM 不工作輸出呈高阻16k?8 (128k) 16k = 16?210 = 21427256 ： 32k?8 (256k) 32k = 32?210 = 2152764VPPPGMA0A1A2A3A4A5A6A7A8A9A10A11A12CSOEO0O1O2O3O4O5O6O7VCCVIH(PGM)CSOE地址輸出01其他常用的 EPROM 2023/3/9 星期二2728河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)（ 4） ROM 容量的擴(kuò)展地址總線8位數(shù)據(jù)總線16位數(shù)據(jù)總線D(7~0) D(15~8)8 位 → 16 位地址線合并（共用）輸出使能端、片選端合并（共用）數(shù)據(jù)輸出端分為高 8 位和低 8 位方法(a) 字長的擴(kuò)展（位擴(kuò)展）：27256A0A14 O7O0CSOE27256A0A14 O7O0CSOECSOE2023/3/9 星期二2829河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)(b) 字線的擴(kuò)展（地址碼的擴(kuò)展 — 字?jǐn)U展 ）兩片 4 ? 4 ? 8 ? 4 ：四片 32 k ? 8 ? 4 ? 32 k ? 8 ：15 位地址輸入 增加兩位地址經(jīng)過 2 線 4 線譯碼控制四個芯片的ROM4 4位A1 A0 D1 D0 D2 D3 ROM4 4位A1 A0 D1 D2 D3 D0 1增加一位地址 A2（ P283）2023/3/9 星期二2930河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù) PLD：它的邏輯功能由用戶通過對器件編程來設(shè)定。數(shù)字集成電路標(biāo)準(zhǔn) IC微處理器 MPU專用集成電路 ASIC（ 80年代） PLDPROM和 EPROM可編程邏輯陣列 PLA可編程陣列邏輯 PAL通用陣列邏輯 GALASICFPGA ( 現(xiàn)場可編程門陣列 ) 可編程邏輯器件可編程邏輯器件 (PLD)2023/3/9 星期二3031河北工程大學(xué) 信電學(xué)院數(shù)字電子技術(shù)A AA 可編程邏輯器件（ PLD） PLD的電路表示法互補(bǔ)輸入緩沖器三態(tài)輸出緩沖器硬線連接單元被編程連接單元被編程刪除單元1. PLD的基本 結(jié) 構(gòu)和 連 接方式 與 陣
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