數(shù)字電子技術(shù)之?dāng)?shù)字系統(tǒng)設(shè)計(jì)概述(編輯修改稿)
2025-01-19 15:48 本頁面
【文章內(nèi)容簡介】 并行語句 END 結(jié)構(gòu)體名； 說明語句：用于對結(jié)構(gòu)體內(nèi)部使用的信號、常數(shù)、數(shù)據(jù)類型和函數(shù)進(jìn)行定義。例如： ARCHITECTURE behav OF mux IS SIGNAL nel ： STD_LOGIC； ∶ BEGIN ∶ END behav； VHDL語言 例 全加器的完整描述示例 圖 電路原理圖 VHDL語言 ?結(jié)構(gòu)體 （ ARCHITECTURE） 結(jié)構(gòu)體分為兩部分：結(jié)構(gòu)說明部分和結(jié)構(gòu)語句部分，其具體的描述格式為： ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS 說明語句 BEGIN 并行語句 END 結(jié)構(gòu)體名； 說明語句：用于對結(jié)構(gòu)體內(nèi)部使用的信號、常數(shù)、數(shù)據(jù)類型和函數(shù)進(jìn)行定義。例如： ARCHITECTURE behav OF mux IS SIGNAL nel ： STD_LOGIC； ∶ BEGIN ∶ END behav； VHDL語言 ?結(jié)構(gòu)體 （ ARCHITECTURE） 結(jié)構(gòu)體分為兩部分：結(jié)構(gòu)說明部分和結(jié)構(gòu)語句部分，其具體的描述格式為： ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS 說明語句 BEGIN 并行語句 END 結(jié)構(gòu)體名； 說明語句：用于對結(jié)構(gòu)體內(nèi)部使用的信號、常數(shù)、數(shù)據(jù)類型和函數(shù)進(jìn)行定義。例如： ARCHITECTURE behav OF mux IS SIGNAL nel ： STD_LOGIC； ∶ BEGIN ∶ END behav； VHDL語言 ?程序包、庫及配置 ?庫（ LIBRARY） 庫是經(jīng)編譯后的數(shù)據(jù)的集合，用來存放程序包定義、實(shí)體定義、結(jié)構(gòu)體定義和配置定義，使設(shè)計(jì)者可以共享已經(jīng)編譯過的設(shè)計(jì)結(jié)果。庫的說明總是放自在設(shè)計(jì)單元的最前面： LIBRARY 庫名； ?程序包（ PACKAGE） 程序包由標(biāo)題和包體兩部分組成 ,其結(jié)構(gòu)如下 : VHDL語言 ?數(shù)據(jù)類型的種類 VHDL語言的數(shù)據(jù)對象 VHDL語言的數(shù)據(jù)類型 ?數(shù)據(jù)類型的轉(zhuǎn)換 VHDL語言的運(yùn)算操作符 VHDL語言的主要描述語句 ?順序語句 ?并行語句 VHDL語言的數(shù)據(jù)類型和運(yùn)算操作符 標(biāo)號： BLOCK 塊頭 { 說明部分 } BEGIN { 并行語句 } END BLOCK 標(biāo)號； [進(jìn)程標(biāo)號： ] PROCESS （敏感信號表） [IS] [ 說明區(qū) ] BEGIN 順序語句 END PROCESS [進(jìn)程標(biāo)號 ]； VHDL語言 例 由時(shí)序邏輯電路構(gòu)成的模 10計(jì)數(shù)器 數(shù)字系統(tǒng)的實(shí)現(xiàn)方法 數(shù)字系統(tǒng)通?？梢杂糜布?(Hardware)、軟件 (Software)和微程序（ MicroProgram）方法予以實(shí)現(xiàn)。 一、硬件控制器的實(shí)現(xiàn)方法 在 MSI硬件實(shí)現(xiàn)方法中，常用計(jì)數(shù)器／移位寄存器模塊、譯碼器模塊和少量的邏輯門來實(shí)現(xiàn)控制子系統(tǒng)。 一、硬件控制器的實(shí)現(xiàn)方法 例 用 4位二進(jìn)制同步可預(yù)置加法計(jì)數(shù)器芯片 74LS161(除是異步清 0外，其它與 74LSl63完全相同 )及譯碼器實(shí)現(xiàn)前述數(shù)值計(jì)算系統(tǒng)的控制子系統(tǒng)。 圖 控制狀態(tài)圖 S 0S 1S 2S 3S 4st ′stkk′｛ C 8 ｝｛ C 1 C 2 C 5 C 9 ｝｛ C 6 ｝｛ C 7 ｝｛ C 3 C 4 ｝一、硬件控制器的實(shí)現(xiàn)方法 例 用 4位二進(jìn)制同步可預(yù)置加法計(jì)數(shù)器芯片 74LS161(除是異步清 0外，其它與 74LSl63完全相同 )及譯碼器實(shí)現(xiàn)前述數(shù)值計(jì)算系統(tǒng)的控制子系統(tǒng)
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