【文章內(nèi)容簡介】 MOS基本存儲單元組成。DMOS基本存儲單元通常利用 MOS管柵極電容或其它寄生電容的電荷存儲效應(yīng)來存儲信息。 電路結(jié)構(gòu)（以單管動態(tài)存儲單元為例） 位線 數(shù)據(jù)線 (D) 字選線 T CS CD 輸出 電容 寫信息： 字選線為 1， T導通， 數(shù)據(jù) D經(jīng) T送入 CS . 讀信息： 字選線為 1， T導通， CS上的數(shù)據(jù)經(jīng) T送入位線的等 效電容 CD . 特點： 1）當不讀信息時，電荷在電容 CS上的保 存時間約為數(shù)毫秒到數(shù)百毫秒； 2）當讀出信息時，由于要對 CD充電，使 CS上的電荷減少。為破壞性讀出。 3）通常在 CS上呈現(xiàn)的代表 1和 0信號的電平 值相差不大，故信號較弱。 結(jié)論： 1）需加刷新電路； 2）輸出端需加高鑒別能力的輸出放大器。 3）容量較大的 RAM集成電路一 般采用單管電 路。 4）容量較小的 RAM集成電路一 般采用三 管或四 管電路。多管電路結(jié)構(gòu)復雜，但外圍電路簡 單。 3. RAM容量的擴展 VCC A8 R/W CS GND 1 9 10 18 Intel 2114 A9 A7 A5 A4 A6 A0 A1 A3 A2 I/O1 I/O2 I/O3 I/O4 （ 1） RAM的位擴展 I/O1 I/O2 I/O3 I/O4 A9 A0 A1 … CS R/W I/O1 I/O2 I/O3 I/O4 A9 A0 A1 … CS R/W … A0 A1 A9 R/W CS I/O1 I/O2 I/O3 I/O4 I/O4 I/O5 I/O6 I/O7 將 2114擴展為 1K 8位 的 RAM （ 2） RAM的字擴展 I/O1 I/O2 I/O3 I/O4 A9 A0 A1 … CS R/W I/O1 I/O2 I/O3 I/O4 A9 A0 A1 … CS R/W … A0 A1 A9 R/W I/O1 I/O2 I/O3 I/O4 1 12譯碼器 A10 將 2114擴展為 2K 4位的 RAM 可編程邏輯器件 (PLD) PLD概述 數(shù)字邏輯器件分類 (按照邏輯功能的特點分 ) 通用型 專用型 通用性強，但邏輯功能較簡單、且固定不變 。 構(gòu)成的系統(tǒng)功耗體積大、可靠性差 。 中、小規(guī)模數(shù)字集成電路都屬于通用型。 為某種專門用途而設(shè)計的集成電路； 成本較高、周期較長。 矛盾 PLD PLD的特點 2）邏輯功能可由用戶通過對器件編程自行設(shè)定，且具有 專用型器件構(gòu)成數(shù)字系統(tǒng) 體積小、可靠性高 的優(yōu)點； 1）作為通用型器件生產(chǎn)的，具有批量大、成本低的特點； 4）增強了設(shè)計的靈活性，減輕了電路圖和電路板設(shè)計的 工作量和難度，提高了工作效率； 3）改變了傳統(tǒng)數(shù)字系統(tǒng)采用通用型器件實現(xiàn)系統(tǒng)功能的 設(shè)計方法； 5） PLD已在計算機硬件、工業(yè)控制、現(xiàn)代通信、智能儀 表和家用電器等領(lǐng)域得到愈來愈廣泛的應(yīng)用。 1. PLD的分類 （ 1）低密度 PLD（ SPLD） 每個芯片集成的邏輯門數(shù)大約在 1000門以下 可編程只讀存儲器（ PROM） 可編程邏輯陣列（ Programmable Logic Array，簡稱 PLA） 可編程陣列邏輯（ Programmable Array Logic，簡稱 PAL） 通用陣列邏輯（ Generic Array Logic，簡稱 GAL 可擦除的可編程邏輯器件 （ Erasable Programmable Logic Array，簡稱 EPLD） 復雜的可編程邏輯器件 （ Complex Programmable Logic Array，簡稱 CPLD） 現(xiàn)場可編程門陣列 （ Field Programmable Gate Array，簡稱 FPGA） （ 2）高密度 PLD 每個芯片集成的邏輯門數(shù)達數(shù)千門，甚至上萬門， 具有在系統(tǒng)可編程或現(xiàn)場可編程特性，可用于實現(xiàn) 較大規(guī)模的邏輯電路 2. PLD的基本結(jié)構(gòu) （ 1）“與－或”陣列結(jié)構(gòu)（乘積項結(jié)構(gòu) ） 輸 入 輸 出 輸 入 電 路 與 陣 列 或 陣 列 輸 出 電 路 PLD與或陣列結(jié)構(gòu)框圖 互補 輸入項 與項 或項 反饋項 根據(jù) 與 、 或 陣列的可編程性， PLD分為三種基本結(jié)構(gòu)。 1） 與 陣列固定， 或 陣列可編程型結(jié)構(gòu) PROM屬于這種結(jié)構(gòu)。 2） 與 、 或 陣列均可編程型結(jié)構(gòu) PLA(Programmable Logic Array)屬于這種結(jié)構(gòu)。 特點：與陣列規(guī)模大，速度較低。 特點：速度快，設(shè)計邏輯函數(shù)可采用最簡結(jié)構(gòu)，芯片內(nèi)部資源利用率高。但編程難度大，缺乏質(zhì)高價廉的開發(fā)工具。 3） 或 陣列固定， 與 陣列可編程型結(jié)構(gòu) PAL(Programmable Array Logic)屬于這種結(jié)構(gòu)。 特點： 速度快，費用低，易于編程。 當前許多 PLD器件都采用這種結(jié)構(gòu)。 （ 2）查找表（ LookUpTable,LUT）結(jié)構(gòu) 用存儲邏輯的存儲單元來實現(xiàn)邏輯運算。 FPGA是屬于此類器件。 RAM存儲器預先加載要實現(xiàn)的邏輯函數(shù)真值表，輸入 變量作為地址用來從 RAM存儲器中選擇輸出邏輯值 。 工作原理 類似于用 ROM實現(xiàn)組合邏輯電路。 可編程陣列邏輯 (PAL) PAL的基本結(jié)構(gòu) 1 1 1 ≥1 ≥1 A0 A1 A2 F1 F0 1. PAL的輸出結(jié)構(gòu) PAL的與陣列結(jié)構(gòu)類同 .但輸出結(jié)構(gòu)有多種 : 1) 組合輸出型 (這種結(jié)構(gòu)適用于實現(xiàn)組合邏輯電路 ) ① 專用輸出結(jié)構(gòu) O ≥1 1 輸入項 I … … 共有三種形式 : 高輸出有效 。 低輸出有效 。 互補輸出 . 本例為低 輸出有效 ② 可編程 I/O結(jié)構(gòu) I/O ≥1 1 輸入項 I … … EN 1 1 2) 寄存器輸出型 寄存器輸出型結(jié)構(gòu) ,內(nèi)含觸發(fā)器 ,適應(yīng)于實現(xiàn)時序邏輯電路 . ① 寄存器輸出結(jié)構(gòu) Q ≥1 1 輸入項 I … … EN 1 1 1D CLOCK EN ②帶 異或門 的寄存器輸出結(jié)構(gòu) Q ≥1 1 輸入項 I … … EN 1 1 ≥1 1D =1 CLOCK EN ③ 算術(shù)運算反饋結(jié)構(gòu) A