eda技術(shù)與vhdl第2章pld硬件特性與編程技術(shù)(編輯修改稿)
2025-01-18 23:51 本頁面
【文章內(nèi)容簡介】 圖 216 PAL的常用表示 0A1A1F0F0A1A1F0F 低密度 PLD可編程原理 圖 217 一種 PAL16V8的部分結(jié)構(gòu)圖 11100100R11100100RD11100100R11100100RVccSG1SL07SL17SG0 SL0619 I/O711100100R11100100RD11100100R11100100RVccSG1SL06SL16SG1 SL0618 I/O61CLK/I02I13I2078150 3 4 7 8 1211 15 16 19 20 23 24 27 28 31 GAL 低密度 PLD可編程原理 GAL即通用陣列邏輯器件，首次在 PLD上采用了EEPROM工藝，使得 GAL具有電可擦除重復(fù)編程的特點，徹底解決了熔絲型可編程器件的一次可編程問題。 GAL在“與 或”陣列結(jié)構(gòu)上沿用了 PAL的 與陣列可編程、或陣列固定 的結(jié)構(gòu)，但對 PAL的輸出 I/O結(jié)構(gòu)進行了較大的改進，在 GAL的輸出部分增加了輸出邏輯宏單元OLMC(Output Macro Cell)。 CPLD的結(jié)構(gòu)與可編程原理 圖 218 MAX7000系列的單個宏單元結(jié)構(gòu) 圖 219 MAX7128S的結(jié)構(gòu) 1．邏輯陣列塊 (LAB) CPLD的結(jié)構(gòu)與可編程原理 2．宏單元 全局時鐘信號 全局時鐘信號由高電平有效的時鐘信號使能 用乘積項實現(xiàn)一個陣列時鐘 CPLD的結(jié)構(gòu)與可編程原理 邏輯陣列 MAX7000系列中的宏單元 乘積項選擇矩陣 可編程寄存器 3．?dāng)U展乘積項 局部連線共享擴展項提供的“與非”乘積項宏單元的乘積項邏輯宏單元的乘積項邏輯圖 220 共享擴展乘積項結(jié)構(gòu) CPLD的結(jié)構(gòu)與可編程原理 3．?dāng)U展乘積項 圖 222 并聯(lián)擴展項饋送方式 共享擴展項 并聯(lián)擴展項 4．可編程連線陣列 (PIA) 圖 222 PIA信號布線到 LAB的方式 CPLD的結(jié)構(gòu)與可編程原理 5． I/O控制塊 圖 223 EPM7128S器件的 I/O控制塊 查找表邏輯結(jié)構(gòu) 圖 224 FPGA查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出 FPGA的結(jié)構(gòu)與工作原理 000001010000010116 1RAM輸入A 輸入B 輸入C 輸入D查找表輸出多路選擇器 查找表邏輯結(jié)構(gòu) 圖 225 FPGA查找表單元內(nèi)部結(jié)構(gòu) Cyclone系列器件的結(jié)構(gòu)與原理 圖 226 Cyclone LE結(jié)構(gòu)圖 Cyclone系列器件的結(jié)構(gòu)與原理 圖 227 Cyclone LE普通模式 d a t a 1a d d n s u bd a t a 2d a t a 34 i n p u tL U T4 i n p u tL U Tc i nd a t a 4R e gR e gs l o a d s c l e a r a l o a dc l o c ke n aa c l r行 、 列直 連 線 布 線L U T 鏈寄 存 器 鏈行 、 列直 連 線 布 線行 、 列直 連 線 布 線寄 存 器 鏈輸 入 同步裝載清零邏輯寄
范文總結(jié)相關(guān)推薦
鄂ICP備17016276號-1