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2025-01-15 18:34 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較 ， 并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址 。 簡(jiǎn)單的說(shuō) ，RAM是一種寫(xiě)地址 ， 讀數(shù)據(jù)的存儲(chǔ)單元； CAM與RAM恰恰相反 。 ? 除了塊 RAM， Xilinx和 Lattice的 FPGA還可以靈活地將 LUT配置成 RAM、 ROM、 FIFO等存儲(chǔ)結(jié)構(gòu) 。 底層嵌入功能單元 ? 不同廠商以及不同型號(hào)的器件內(nèi)部嵌入的資源都有所不同 內(nèi)嵌專(zhuān)用硬核 ? 與 “ 底層嵌入單元 ” 有區(qū)別 ? 這里指的硬核主要是那些通用性相對(duì)較弱 ， 不是所有 FPGA器件都包含硬核 。 可編程邏輯器件的設(shè)計(jì)過(guò)程 邏輯設(shè)計(jì) 綜合與仿真 下載 ，調(diào)試 達(dá)到預(yù)想目標(biāo) N Y 數(shù)字系統(tǒng)設(shè)計(jì) ? 數(shù)字系統(tǒng)設(shè)計(jì)的一般過(guò)程 ? 自頂向下 （ Topdown） 的設(shè)計(jì)方法 ? 系統(tǒng)功能級(jí)設(shè)計(jì) ? 行為級(jí)設(shè)計(jì) ? 寄存器傳輸級(jí)設(shè)計(jì) ? 工具： ? 原理圖 ? 硬件設(shè)計(jì)語(yǔ)言 ? Verilog HDL ? VHDL QUARTUS II 軟件 ? 如何建立工程 、 編譯 、 綜合 、仿真 ? 原理圖輸入法進(jìn)行設(shè)計(jì) ? Verilog HDL語(yǔ)言進(jìn)行設(shè)計(jì) 原理圖輸入法進(jìn)行設(shè)計(jì) ? 組合邏輯設(shè)計(jì) ? 異或電路 ? 半加器 、 全加器 ? 譯碼器 、 選擇器 ? 行波計(jì)數(shù)器 ? 加法 ? 減法 ? 移位寄存器 Verilog HDL 設(shè)計(jì)方法簡(jiǎn)介 ? 算法實(shí)現(xiàn) ? 用于數(shù)字信號(hào)傳輸中所必需的濾波 、 變換 、加密 、 解密 、 編碼 、 解碼 、 糾檢錯(cuò) 、 壓縮 、解壓縮等操作 。 ? 硬線邏輯 ? 由與門(mén) 、 或門(mén) 、 非門(mén) 、 觸發(fā)器 、 多路器等基本邏輯部件造成的邏輯系統(tǒng) 。 ? 從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn) 傳統(tǒng)處理器的問(wèn)題 邏輯結(jié)構(gòu) 。 ?電路實(shí)現(xiàn)的兩個(gè)方向： ? FPGA ?專(zhuān)用集成電路 ?Verilog HDL建模 、 仿真 、 綜合和全面驗(yàn)證 。 什么是復(fù)雜的數(shù)字邏輯系統(tǒng)？ ? 嵌入式微處理機(jī)系統(tǒng) ? 數(shù)字信號(hào)處理系統(tǒng) ? 高速并行計(jì)算邏輯 ? 高速通信協(xié)議電路 ? 高速編碼 /解碼 、 加密 /解密電路 ? 復(fù)雜的多功能智能接口 ? 門(mén)邏輯總數(shù)超過(guò)幾萬(wàn)門(mén)達(dá)到幾百甚至達(dá)幾千萬(wàn)門(mén)的數(shù)字系統(tǒng) 有哪幾種硬件描述語(yǔ)言？ 各有什么特點(diǎn)？ ? Verilog HDL ? 較多的第三方工具的支持 ? 語(yǔ)法結(jié)構(gòu)比 VHDL簡(jiǎn)單 ? 學(xué)習(xí)起來(lái)比 VHDL容易 ? 仿真工具比較好使 ? 測(cè)試激勵(lì)模塊容易編寫(xiě) Verilog HDL 的抽象級(jí)別 ? 語(yǔ)言本身提供了各種層次抽象的表述 ， 可以用詳細(xì)程度有很大差別的的多層次模塊組合來(lái)描述一個(gè)電路系統(tǒng) 。 ? 行為級(jí)：技術(shù)指標(biāo)和算法的 Verilog描述 ? RTL級(jí)：邏輯功能的 Verilog描述 ? 門(mén)級(jí) ：邏輯結(jié)構(gòu)的 Verilog描述 ? 開(kāi)關(guān)級(jí)：具體的晶體管物理器件的描述 Verilog HDL 的抽象級(jí)別 ? 行為級(jí)：有關(guān)行為和技術(shù)指標(biāo)模塊 ， 容易理解 ? RTL級(jí)：有關(guān)邏輯執(zhí)行步驟的模塊 ， 較難理解 ? 門(mén)級(jí)：有關(guān)邏輯部件互相連接的模塊 ， 很難理解 ? 開(kāi)關(guān)級(jí)：有關(guān)物理形狀和布局參數(shù)的模塊 ， 非常難理解 抽象級(jí)別和綜合與仿真的關(guān)系 ? 行為仿真： 行為的驗(yàn)證和驗(yàn)證模塊分割的合理性 ? 前仿真： 即 RTL級(jí)仿真 ， 檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確 。 ? 邏輯綜合： 把 RTL級(jí)模塊轉(zhuǎn)換成門(mén)級(jí) 。 ? 后仿真： 用門(mén)級(jí)模型做驗(yàn)證 ， 檢查門(mén)的互連邏輯其功能是否正確 。 ? 布局布線： 在門(mén)級(jí)模型的基礎(chǔ)上加上了布線延時(shí) ? 布局布線后仿真： 與真實(shí)的電路最接近的驗(yàn)證 。 module myadder(clock, reset, a, b, sum)。 parameter width = 8。 input clock, reset
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