cpldfpga的開發(fā)與應(yīng)用(編輯修改稿)
2025-01-15 18:34 本頁面
【文章內(nèi)容簡介】 件描述語言的綜合過程 邏輯綜合 、 功能仿真后才能進(jìn)行 目標(biāo)適配 （ 即結(jié)構(gòu)綜合 ） 。利用適配器將邏輯綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作 (其中包括底層器件配置 、 邏輯分割 、 邏輯優(yōu)化 、 布局與布線等 )。 適配器 又稱為布局布線器，其功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JEDEG格式的文件。 適配所選定的目標(biāo)器件 (FPGA/CPLD芯片 )必須屬于原綜合器指定的目標(biāo)器件系列 。 通常 EDA開發(fā)工具中的 綜合器 可由芯片生產(chǎn)廠家或?qū)I(yè)的第三方 EDA公司提供 (如 Synplicity公司的 Synplify綜合器 )， 而 適配器 則需由 FPGA／ CPLD供應(yīng)商自己提供，因?yàn)檫m配器的適配對象直接與器件結(jié)構(gòu)相對應(yīng)。 3．目標(biāo)器件布局與適配 目標(biāo)適配和結(jié)構(gòu)綜合前需進(jìn)行 VHDL行為功能仿真 。 即對 VHDL所描述的內(nèi)容進(jìn)行模型功能仿真 ， 由于 VHDL的行為仿真是面向高層次的系統(tǒng)級(jí)仿真 ， 是根據(jù) VHDL的語義進(jìn)行的 ， 只對 VHDL的系統(tǒng)描述作可行性評(píng)估測試 ， 此時(shí)的仿真不針對任何硬件系統(tǒng) ， 只限于功能驗(yàn)證 ， 與具體電路沒有關(guān)系 ， 也不考慮硬件延遲 。 結(jié)構(gòu)綜合后 ， VHDL綜合器將生成一個(gè) VHDL網(wǎng)表文件 。 該網(wǎng)表文件采用 VHDL結(jié)構(gòu)描述方法 ， 可在 VHDL仿真器中進(jìn)行所謂的 時(shí)序仿真 ， 此時(shí)的仿真充分考慮了電路的硬件特征 ， 仿真結(jié)果與門級(jí)仿真基本一致 。 4．目標(biāo)器件的編程 /下載 如果編譯、綜合、布線 /適配和行為仿真、功能仿真、時(shí)序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原定設(shè)計(jì)的要求，則可以將由 FPGA/CPLD布線 /適配器產(chǎn)生的配置 /下載文件 (熔絲圖 JED文件 )通過編程器和下載電纜載入目標(biāo)芯片 FPGA或 CPLD中。 5．設(shè)計(jì)過程中的有關(guān)仿真 圖 形 或H D L 編 輯編 程 器設(shè) 計(jì) 輸 入 綜 合 或 編 譯 適 配 器 件 下 載 仿 真 A n a l y s i s S y n t h e s i s（ 分 析 與 綜 合 ）F i l t e r（ 適 配 器 ）A s s e m b l e r（ 編 程 文 件 匯 編 ）T i m i n g A n a l y z e r（ 時(shí) 序 分 析 器 ）Altera集成開發(fā)環(huán)境 QuartusII 隨著 EDA技術(shù)的發(fā)展與計(jì)算機(jī)應(yīng)用水平的提高，各大 PLD生產(chǎn)廠家及 EDA軟件開發(fā)商相繼推出界面友好、使用方便、功能強(qiáng)大的集成開發(fā)環(huán)境。如 : Altera公司 的 Maxplus/Quartus， Xilinx公司的 Foundation， Lattice公司的 ispEXPERT Synplicity公司的 Synplify綜合器， ModelTechnology公司的 ModelSim仿真器等。 EDA設(shè)計(jì)描述與 HDL語言 傳統(tǒng)的數(shù)字系統(tǒng) 設(shè)計(jì)描述 方法有：文字?jǐn)⑹?,真值表列寫 ,邏輯方程式 ,狀態(tài)轉(zhuǎn)換圖 ,時(shí)序波形圖 ,邏輯電路圖等 ,中小規(guī)模數(shù)字系統(tǒng)設(shè)計(jì)中常應(yīng)用門級(jí)結(jié)構(gòu)描述方式 。 基于 EDA技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì)描述是一種人機(jī)交互式輸入方式 ,除了接受電路圖 /波形圖設(shè)計(jì)輸入外，最主要、也是最具 EDA特色的設(shè)計(jì)描述是 硬件描述語言 HDL(Hardware Description Language),它用文本形式來描述數(shù)字電路的信號(hào)連接與邏輯功能 ,是一種 RTL/系統(tǒng)級(jí)的行為描述方式， 特別適合中大規(guī)模數(shù)字系統(tǒng)設(shè)計(jì) 。 硬件描述語言發(fā)展至今已有 20多年的歷史 ,它是 EDA技術(shù)的重要組成部分 ,也是 EDA技術(shù)發(fā)展到高級(jí)階段的一個(gè)主要標(biāo)志 ,已成功應(yīng)用于數(shù)字系統(tǒng)開發(fā)的各個(gè)階段：設(shè)計(jì) ,綜合 ,仿真和驗(yàn)證等 ,使設(shè)計(jì)過程達(dá)到高度自動(dòng)化。 常用的 HDL有： VHDL ， Verilog， ABEL， AHDL等 。 ? AHDL(Alte
規(guī)章制度相關(guān)推薦
鄂ICP備17016276號(hào)-1