cpldfpga的開發(fā)與應用-在線瀏覽
2025-01-29 18:34本頁面
【正文】 字信號處理）應用成為可能 2） 在一片 FPGA中實現一個完備的數字處理系統 SOC成為可能 3） 功能強大的 EDA軟件不斷推出 4） 電子技術領域全方位融入 EDA技術 5） 軟硬 IP(Intellectual Property)核在電子領域廣泛應用 6） 基于 EDA的用于 ASIC設計的標準單元已涵蓋大規(guī)模電子系統 7） 復雜電子系統的設計和驗證趨于簡單 8） SoPC高效低成本設計技術 趨于 成熟 專家認為 ， 21世紀將是 EDA技術快速發(fā)展時期 ， 將使得電子技術領域各學科的界線更加模糊 (軟 /硬件 ,模塊 /系統 ,方案 /實現等 )， 更加互為包容其應用更為廣泛 ， EDA技術將成為對 21世紀產生重大影響的十大技術之一 。 ? 自頂向下 Topdown設計方法 是一種從抽象到具體 ,從模塊到電路的行為設計方式，可提高設計效率，便于系統級設計。 ? 設計語言的 標準化 、開發(fā)工具的 規(guī)范化 以及豐富的 器件庫 使得電子系統設計具有一定的開放通用性及良好的可移植性與可測試性。 ? 多功能的 軟硬件開發(fā)工具 具有強大的系統建模與時序仿真能力，可縮短開發(fā)周期，降低開發(fā)成本；集成開發(fā)環(huán)境對設計者要求降低。 原理圖輸入方式比較容易掌握 ， 直觀且方便 ， 所畫的電路原理圖與傳統的器件連接方式完全一樣 ， 很容易被人接受 ， 而且編輯器中有許多現成的單元器件可以利用 ， 自己也可以根據需要設計元件 。 對于目標器件為 FPGA/CPLD的 EDA設計基本流程如下 : （ 2）狀態(tài)圖輸入方式 ：以圖形的方式表示 狀態(tài)機 進行輸入。這種設計方式簡化了狀態(tài)機的描述，在 RTL設計中有一定的應用。是最一般化、最具普遍性的輸入方法，任何支持 HDL的 EDA工具都支持文本方式的編輯和編譯， 可以彌補原理圖輸入的不足 。 綜合器 可把 HDL描述的功能轉化成具體的硬件電路 。 綜合過程可在三個層次上進行： 行為描述 —— RTL描述：稱作行為綜合； RTL描述 —— 門級描述：稱作結構綜合； 門級描述 —— 版圖描述：稱作版圖綜合因此綜合器分 RTL級 綜合與 行為級 綜合兩種如： Synplify就是 典型的行為級綜合工具 。利用適配器將邏輯綜合后的網表文件針對某一具體的目標器件進行邏輯映射操作 (其中包括底層器件配置 、 邏輯分割 、 邏輯優(yōu)化 、 布局與布線等 )。 適配所選定的目標器件 (FPGA/CPLD芯片 )必須屬于原綜合器指定的目標器件系列 。 3．目標器件布局與適配 目標適配和結構綜合前需進行 VHDL行為功能仿真 。 結構綜合后 ， VHDL綜合器將生成一個 VHDL網表文件 。 4．目標器件的編程 /下載 如果編譯、綜合、布線 /適配和行為仿真、功能仿真、時序仿真等過程都沒有發(fā)現問題，即滿足原定設計的要求，則可以將由 FPGA/CPLD布線 /適配器產生的配置 /下載文件 (熔絲圖 JED文件 )通過編程器和下載電纜載入目標芯片 FPGA或 CPLD中。如 : Altera公司 的 Maxplus/Quartus， Xilinx公司的 Foundation， Lattice公司的 ispEXPERT Synplicity公司的 Synplify綜合器， ModelTechnology公司的 ModelSim仿真器等。 基于 EDA技術的數字系統設計描述是一種人機交互式輸入方式 ,除了接受電路圖 /波形圖設計輸入外，最主要、也是最具 EDA特色的設計描述是 硬件描述語言 HDL(Hardware Description Language),它用文本形式來描述數字電路的信號連接與邏輯功能 ,是一種 RTL/系統級的行為描述方式， 特別適合中大規(guī)模數字系統設計 。 常用的 HDL有： VHDL ， Verilog， ABEL， AHDL等 。缺點是只能用于ALTERA自己的開發(fā)系統。 ? Verilog是在 C語言基礎上發(fā)展起來的硬件描述語言，句法格式比較靈活自由，易學易用 ,更適合于 RTL或門級描述 ，最大特點是便于綜合，對開發(fā)工具要求降低。 ? VHDL和 Verilog已先后成為 IEEE標準語言 ，
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