fpga-cpld基本結(jié)構(gòu)及原理(編輯修改稿)
2025-07-10 06:51 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 11 25 1．可編程邏輯塊（ CLB） CLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 邏輯函數(shù)發(fā)生器主要由查找表 LUT(look up table)構(gòu)成 000001010000010116 1RAM輸入A 輸入B 輸入C 輸入D查找表輸出多路選擇器查找表LUT輸入1輸入2輸入3輸入4輸出函數(shù)發(fā)生器基于查找表單元： 2022/7/11 26 3．可編程互連資源（ PIR） PIR由許多金屬線段構(gòu)成 ， 這些金屬線段帶有可編程開(kāi)關(guān) ， 通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接 。 實(shí)現(xiàn)FPGA內(nèi)部的 CLB和 CLB之間 、 CLB和 IOB之間的連接 。 XC4000系列采用分段互連資源結(jié)構(gòu) ， 按相對(duì)長(zhǎng)度可分為單長(zhǎng)線 、 雙長(zhǎng)線和長(zhǎng)線等三種 。 2．輸入 /輸出模塊（ IOB） IOB主要由輸入觸發(fā)器 、 輸入緩沖器和輸出觸發(fā) /鎖存器 、 輸出緩沖器組成 ， 每個(gè) IOB控制一個(gè)引腳 ， 它們可被配置為輸入 、 輸出或雙向 I/O功能 。 2022/7/11 27 四、 CPLD與 FPGA的區(qū)別 CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table 程序存儲(chǔ) 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類(lèi)型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 2022/7/11 28 ? FPGA采用 SRAM進(jìn)行功能配置 ， 可重復(fù)編程 ， 但系統(tǒng)掉電后 ，SRAM中的數(shù)據(jù)丟失 。 因此 ， 需在 FPGA外加 EPROM， 將配置數(shù)據(jù)寫(xiě)入其中 ， 系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入 SRAM中 。 CPLD器件一般采用 EEPROM存儲(chǔ)技術(shù) ， 可重復(fù)編程 ， 并且系統(tǒng)掉電后 ， EEPROM中的數(shù)據(jù)不會(huì)丟失 ， 適于數(shù)據(jù)的保密 。 ? FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯 ，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè) CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。 2022/7/11 29 ? FPGA為細(xì)粒度結(jié)構(gòu)， CPLD為粗粒度結(jié)構(gòu)。 FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。 CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過(guò)高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此 CPLD利用率較 FPGA器件低。 ? FPGA為非連續(xù)式布線， CPLD為連續(xù)式布線。 FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但 走的路線不同 ，因此 延時(shí)不易控制 ，要求開(kāi)發(fā)軟件允許工程師對(duì)關(guān)鍵的路線給予限制。 CPLD每次布線路徑一樣， CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長(zhǎng)度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。 連續(xù)式互連結(jié)構(gòu) 消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。 2022/7/11 30 五、大的 PLD生產(chǎn)廠家 ? ? 最大的 PLD供應(yīng)商之一 ? ? FPGA的發(fā)明者，最大的 PLD供應(yīng)商之一 ? ? ISP技術(shù)的發(fā)明者 ? ? 提供軍品及宇航級(jí)產(chǎn)品 2022/7/11 31 Altera 主流芯片 1. 主流 CPLD產(chǎn)品： MAXII：新一代 PLD器件 , falsh工藝 ,2022年底推出 ,采用 FPGA結(jié)構(gòu) ,配置芯片集成在內(nèi)部 ,和普通 PLD一樣上電即可工作。容量比上一代大大增加 ,內(nèi)部集成一片 8Kbits串行 EEPROM,增加很多功能。 MAXII采用 ,MAXII G系列采用 。早期的 CPLD芯片主要有 MAX3000、 MAX7000系列。 MAX II 器件家族 Feature EPM240/G EPM570/G EPM1270/G EPM2210/G 邏輯單元 (LE) 240 570 1,270 2,210 等效宏單元（ Macrocell） 192 440 980 1,700 最大用戶 IO 80 160 212 272 內(nèi)置 Flash大小 (bit) 8K 8K 8K 8K 管腳到管腳延時(shí) (ns) 2022/7/11 32 FPGA產(chǎn)品 Altera的主流 FPGA分為兩大類(lèi) ,一種側(cè)重低成本應(yīng)用 ,容量中等 ,性能可以滿足一般的邏輯設(shè)計(jì)要求 ,如 Cyc
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