【文章內(nèi)容簡(jiǎn)介】 GND4MIX_I, MIX_I,MIX_Q, MIX_Q,FILT_I, FILT_IGND4FILT_Q, FILT_Q,TEST_ACESLESDATA描述這個(gè)引腳上變化的電壓決定了壓控振蕩器(VCO)的輸出頻率。電壓越高輸出頻率也越高PA 模塊標(biāo)準(zhǔn)電壓。該引腳與地間應(yīng)接并聯(lián)一個(gè)100 nF pF 的電容器以增加穩(wěn)定性及抗干擾能力 PA 模塊電源。 μF 和 10 pF 的退藕電容，所有的VDD 引腳應(yīng)該連到一起。該腳輸入被調(diào)制信號(hào)。輸出功率等級(jí)為?20 dBm 到+13 dBm. 負(fù)載阻抗應(yīng)該做適當(dāng)調(diào)整以匹配輸出阻抗。具體參考發(fā)射機(jī)部分。輸出地. 所有的接地引腳應(yīng)該連接接收部分LNA 輸入。為了能確保最大功率的傳輸，天線和微分LNA 輸入之間需要作輸入匹配。見(jiàn)LNA/PA匹配部分。備用LNA 輸入。 見(jiàn)LNA/PA匹配部分。LNA 外部偏置電阻。最適宜電阻為 kΩ ，誤差 5% LNA/MIXER 模塊電源。 該引腳和地應(yīng)接一個(gè)10 nF電容退藕。接外部電阻用于設(shè)置電荷泵電流和一些內(nèi)部偏置電流，使用誤差在5% kΩ電阻即可。 Regulator Voltage for LNA/MIXER 模塊標(biāo)準(zhǔn)電壓. 該引腳與地間應(yīng)接一個(gè)100nF 的電容器以增加穩(wěn)定性及抗干擾能力 LNA/MIXER 模塊地。信號(hào)通路測(cè)試引腳。這些引腳在正常條件下為高阻態(tài)，應(yīng)當(dāng)懸空。 LNA/MIXER 模塊地。信號(hào)通路測(cè)試引腳。這些引腳在正常條件下為高阻態(tài)，應(yīng)當(dāng)懸空。芯片使能信號(hào)。 使 CE置低電平可以使 ADF7020 進(jìn)入完全待機(jī)狀態(tài).。當(dāng)CE為低時(shí)寄存器值丟失，當(dāng)CE再次恢復(fù)高電平時(shí)這部分必須重置。負(fù)載使能, CMOS 輸入。當(dāng)LE 升高時(shí)，存儲(chǔ)在移位寄存器中的數(shù)據(jù)將會(huì)被存入14個(gè)鎖存器其中一個(gè)，鎖存器的選擇是用控制位選擇的。串行數(shù)據(jù)輸入，串行數(shù)據(jù)傳輸時(shí)高位先入，最低兩位為控制位，該引腳為高阻抗CMOS輸入。Rev. B | Page 11 of 48484746454443424140393837CVCOGND1GNDVCO GNDGNDVDDCPOUTCREG3VDD3OSC1OSC2MUXOUTMIX_IMIX_IMIX_QMIX_QFILT_IFILT_IGND4FILT_QFILT_QGND4TEST_ACE13141516171819202122232405351006ADF7020引腳編號(hào)272829303132333435363738394041424344 to 4748符號(hào)SREADSCLKGND2ADCINCREG2VDD2INT/LOCKDATA I/ODATA CLKCLKOUTMUXOUTOSC2OSC1VDD3CREG3CPOUTVDDGND, GND1,VCO GNDCVCO描述串行數(shù)據(jù)輸出。用于饋送從ADF7020到微控制器的回讀數(shù)據(jù)，從SREAD 引腳回讀位(AFC, ADC回讀)的時(shí)鐘信號(hào)由SCLK提供 。串行時(shí)鐘輸入。給寄存器存儲(chǔ)數(shù)據(jù)提供時(shí)鐘，數(shù)據(jù)在時(shí)鐘信號(hào)的上升沿被存入24位移位寄存器，該引腳為數(shù)字CMOS輸入。數(shù)字地A/D轉(zhuǎn)換器輸入。該引腳為內(nèi)部7位ADC的訪問(wèn)通路。Readback 是引腳SREAD 所引入數(shù)字部分參考電壓，應(yīng)在該腳和地之間并聯(lián)一個(gè)100 pF電容，以提高電壓穩(wěn)定性和抗噪聲能力數(shù)字電源。應(yīng)在離該引腳盡可能近的地方與地之間接一個(gè)10 nF電容退藕。雙向口，輸入模式（中斷模式）下，當(dāng)ADF7020接收到一個(gè)和起始序列的匹配，它會(huì)接入INT/ LOCK引腳。輸入模式(鎖存模式)下，當(dāng)微控制器檢測(cè)到一個(gè)可用的開(kāi)端時(shí)，它可以鎖住解調(diào)器輸入閥值，一旦鎖住了閥值，就可用穩(wěn)定地接收NRZ 數(shù)據(jù)。這種模式下解調(diào)鎖可以最快接入。發(fā)送數(shù)據(jù)輸入/接收數(shù)據(jù)輸出。該引腳信號(hào)為數(shù)字量，適用于標(biāo)準(zhǔn)CMOS。接收模式下，該引腳輸出同步數(shù)據(jù)時(shí)鐘，時(shí)鐘上升沿和接收的數(shù)據(jù)中心相匹配，在GFSK傳輸模式下，該引腳輸出精確的時(shí)鐘信號(hào)，用于鎖存需要精確數(shù)據(jù)傳輸率時(shí)從微控制器送入發(fā)射機(jī)的數(shù)據(jù)。參考高斯型頻移鍵控GFSK部分。帶輸出驅(qū)動(dòng)的晶振的分解方案。該數(shù)字時(shí)鐘可以驅(qū)動(dòng)若干個(gè)CMOS輸入，例如微控制器時(shí)鐘。輸出信號(hào)占空比為50:50。 該引腳提供Lock_Detect 信號(hào)，用于檢測(cè)鎖相環(huán)是否因錯(cuò)誤的頻率而鎖住，其他信號(hào)包括Regulator_Ready， 串行口狀態(tài)指示器應(yīng)將參考晶振放置在該引腳和OSC1之間。通過(guò)用CMOS電平驅(qū)動(dòng)該引腳并廢除晶振，可以使用一個(gè)TCXO 用于連接參考晶振Charge Pump和PLL Dividers電源.。 μF電容到地退藕。Charge Pump and PLL Dividers基準(zhǔn)電壓。應(yīng)在地和該引腳之間并聯(lián)一個(gè) 100 nF電容和一個(gè) pF電容，以提高基準(zhǔn)源穩(wěn)定性和抗噪能力。Charge Pump輸出。內(nèi)部集成的環(huán)路濾波器通過(guò)該輸出產(chǎn)生電流脈沖。這個(gè)電流會(huì)改變壓控振蕩器的輸入控制電壓 。VCO 儲(chǔ)能電路電源。 μF電容到地退藕。VCO模塊地在該腳和CREG1之間接一個(gè)22 nF電容減少VCO噪聲 。Rev. B | Page 12 of 48ADF7020載波功率 –REF –ATTEN MKR1–REF 10dBmPEAKATTEN 20dBMKR4 SWEEP (601pts)dB/DIVlog10dB/DIV1kHzFREQUENCY OFFSET10MHzSTART 100MHzRES BW 3MHzVBW 3MHzSTOP SWEEP (601pts)圖 7. MHz, VDD = V, ICP = mA時(shí)的相位噪聲響應(yīng)Figure 10. RFOUT 匹配 50 Ω, 無(wú)濾波器時(shí)的諧波響應(yīng)Δ Mkr1 10NORMREF 15dBmATTEN 30dB–log203040506010dB/DIVLgAvW1 S2S3 FCAA163。(f):FTunSwp70 FREQUENCY (MHz)START 800MHzRES BW 30kHzVBW 30kHzSTOP SWEEP (601pts)0–5–10–15–20–25–30–35–40–45–50–55–60–65圖 8. FSK 和GFSK調(diào)制 下的輸出光譜100–10–20–30–40圖11. 諧波響應(yīng), Murata Dielectric Filter–70–400 –300 –200 –100 0 100 200 300 400 500 600–350 –250 –150 –50 50 150 250 350 450 550IF FREQ (kHz)–50 FREQUENCY (MHz)圖9. IF 濾波器響應(yīng)特性圖12. ASK, OOK, 和GOOK模式下 DR = 10 kbps時(shí)的輸出光譜Rev. B | Page 13 of 48134REFLEVEL1RΔ1BW