【文章內(nèi)容簡(jiǎn)介】 的快速發(fā)展勢(shì)頭，其發(fā)展歷程大致遵從摩爾定律，單個(gè)芯片上所集成的電路的數(shù)目，每隔 18 個(gè)月就翻一番，如圖 111所示。圖 11：集成電路集成度實(shí)際發(fā)展?fàn)顩r與摩爾定律的比較圖表1 數(shù)據(jù)來(lái)源： 2 “從 1946 年計(jì)算機(jī)誕生以來(lái)，大約每隔五年運(yùn)算速度提高 10 倍，可靠性提高10 倍，成本降低 10 倍，體積縮小 10 倍。計(jì)算機(jī)的生產(chǎn)數(shù)量以每年 25%的速度遞增?！盵1]短短幾十年的時(shí)間，計(jì)算機(jī)的應(yīng)用從無(wú)到有，已經(jīng)悄然滲透到各個(gè)行業(yè)領(lǐng)域，深刻影響著人類(lèi)的日常生活。而處理器技術(shù)的不斷發(fā)展，使得更高速的計(jì)算成為可能，成為支撐計(jì)算機(jī)技術(shù)不斷向前發(fā)展的中流砥柱。隨著我國(guó)信息化進(jìn)程的不斷推進(jìn)，計(jì)算機(jī)技術(shù)還將對(duì)我國(guó)的生產(chǎn)力的發(fā)展產(chǎn)生日益深遠(yuǎn)的影響。因此，微處理器設(shè)計(jì)能力的高低將直接影響我國(guó)計(jì)算機(jī)技術(shù)的發(fā)展，并進(jìn)而影響我國(guó)的信息安全和國(guó)防工業(yè)的發(fā)展。 處理器的設(shè)計(jì)過(guò)程與目標(biāo) 處理器的設(shè)計(jì)過(guò)程“現(xiàn)代高端微處理器的設(shè)計(jì)過(guò)程包括三個(gè)基本的抽象層次：體系結(jié)構(gòu)、邏輯實(shí)現(xiàn)和物理實(shí)現(xiàn)。 ”[2]體系結(jié)構(gòu)通常指的是指令集體系結(jié)構(gòu)（ISA 2） 。它對(duì)處理器的指令集合進(jìn)行說(shuō)明，并定義處理器的功能性行為。它是我們?cè)谠O(shè)計(jì)過(guò)程中所遵循的設(shè)計(jì)規(guī)范。為了能被處理器執(zhí)行，所有軟件都必須與指令集匹配。邏輯實(shí)現(xiàn)就是體系結(jié)構(gòu)的具體設(shè)計(jì)，也稱(chēng)為微體系結(jié)構(gòu)。某種指令集體系結(jié)構(gòu)在它的生命周期內(nèi)可以有許多邏輯實(shí)現(xiàn)形式。對(duì)于在同一指令集體系結(jié)構(gòu)上編寫(xiě)的任何程序，所有的邏輯實(shí)現(xiàn)都可以執(zhí)行。邏輯實(shí)現(xiàn)或微體系結(jié)構(gòu)的特征通常在硬件中實(shí)現(xiàn)，對(duì)軟件是透明的，主要包括流水線(xiàn)設(shè)計(jì)、cache 存儲(chǔ)器和分支預(yù)測(cè)等技術(shù)。物理實(shí)現(xiàn)是設(shè)計(jì)的具體物理表現(xiàn)形式。對(duì)微處理器表現(xiàn)為芯片的時(shí)鐘頻率、cache 容量、總線(xiàn)接口和封裝等形式。對(duì)于一個(gè)已經(jīng)完成邏輯設(shè)計(jì)的微處理器，根據(jù)客戶(hù)的不同需要提供相應(yīng)的物理實(shí)現(xiàn)，以達(dá)到系統(tǒng)功能、成本、功耗以及可靠性等目標(biāo)。2 Instruction System Architecture 3 處理器的設(shè)計(jì)目標(biāo)體系結(jié)構(gòu)的優(yōu)劣直接關(guān)系到整個(gè)處理器性能，以至決定其成功與否。所以在設(shè)計(jì)新的體系結(jié)構(gòu)時(shí)根據(jù)實(shí)際情況制定出設(shè)計(jì)目標(biāo)，以及為此而采用的主要策略。計(jì)算機(jī)體系結(jié)構(gòu)所關(guān)注的主要設(shè)計(jì)目標(biāo)如下：（1）高性能 [2]高性能是體系結(jié)構(gòu)中最主要的設(shè)計(jì)目標(biāo)，而要提高計(jì)算機(jī)性能，最根本的途徑是縮短程序執(zhí)行時(shí)間。因?yàn)椤俺绦驁?zhí)行時(shí)間=程序中的指令數(shù)執(zhí)行每條指令的平均周期 CPI機(jī)器周期單位時(shí)間” ，因此在程序指令數(shù)確定的情況下我們只能通過(guò)改變其余兩個(gè)參數(shù)來(lái)改善處理器性能?？s短機(jī)器周期時(shí)間，也就是提高機(jī)器時(shí)鐘頻率，主要依靠改進(jìn)半導(dǎo)體工藝解決，同時(shí)在設(shè)計(jì)過(guò)程中減少指令通路和數(shù)據(jù)通路中關(guān)鍵路徑的長(zhǎng)度，也可縮短機(jī)器周期時(shí)間；而提高 CPI 最有效的辦法就是使得數(shù)據(jù)不經(jīng)計(jì)算地在寄存器和存儲(chǔ)器之間傳輸，而全部計(jì)算均在寄存器之間進(jìn)行，在實(shí)現(xiàn)上必須采用流水線(xiàn)、分支預(yù)測(cè)等技術(shù)。（2）持久性 [2]微處理器體系結(jié)構(gòu)的另外一個(gè)主要目標(biāo)就是持久性，盡量延長(zhǎng)所設(shè)計(jì)的體系結(jié)構(gòu)的生存期，因此必須在設(shè)計(jì)時(shí)就努力避免不良的設(shè)計(jì)要素。對(duì)體系結(jié)構(gòu)最普遍的設(shè)計(jì)限制就是存儲(chǔ)器的地址位數(shù)。除此之外，微處理器應(yīng)在結(jié)構(gòu)上保持一定的改進(jìn)和擴(kuò)充性，在其指令系統(tǒng)設(shè)計(jì)中有意識(shí)保留供擴(kuò)展的操作碼和功能字以及寄存器，這樣才能使得設(shè)計(jì)盡可能長(zhǎng)久。（3）跨代兼容性 [2]體系結(jié)構(gòu)的跨代兼容性是新一代體系結(jié)構(gòu)與上一代之間的軟件兼容性，這樣不但可以減少用戶(hù)的投資，同時(shí)也可以縮短研制周期，降低開(kāi)發(fā)成本。（4）軟件移植性 [2]軟件移植性是指體系結(jié)構(gòu)對(duì)流行的操作系統(tǒng)軟件的可移植能力。當(dāng)今開(kāi)放式操作系統(tǒng)成為操作系統(tǒng)的主流，一個(gè)體系結(jié)構(gòu)如果得不到軟件的支持尤其是操作系統(tǒng)的支持，該體系結(jié)構(gòu)的生命是不長(zhǎng)久的，要順應(yīng)開(kāi)放系統(tǒng)的發(fā)展潮流，必須考慮運(yùn)行開(kāi)放的操作系統(tǒng)。 4 本文的主要成果本文在詳細(xì)研究 32 位 MIPS 處理器體系結(jié)構(gòu)的基礎(chǔ)之上，在 Quartus II 環(huán)境中，用 VHDL 進(jìn)行了基于 MIPS 指令集的 32 位 RISC 處理器的邏輯設(shè)計(jì)。共開(kāi)發(fā)出單周期、多周期、五級(jí)流水線(xiàn)等 3 個(gè)不同版本的 32 位 RISC 處理器，均通過(guò) Quartus II 進(jìn)行了時(shí)序仿真。本文還通過(guò) Quartus II 中的 Quartus II Time Quest Timing Analyzer 軟件，基于 Altra 公司的 FPGA 器件比較分析了所設(shè)計(jì)的 3 個(gè)版本 CPU 的性能。其中單周期CPU 基于 Altra 公司的 Cyclone III 系列 EP3C120F484C7 器件綜合的頻率可達(dá)，而多周期 CPU 的綜合頻率可達(dá) ，五級(jí)流水線(xiàn) CPU 的綜合頻率可達(dá) 。 本文章節(jié)說(shuō)明第二章針對(duì)本文設(shè)計(jì)的 32 位 RISC 處理器，闡明了 MIPS 體系結(jié)構(gòu)中的若干概念，并確定本設(shè)計(jì)將要實(shí)現(xiàn)的指令集系統(tǒng)，為下文描述奠定基礎(chǔ)。第三章主要介紹包括 ALU 在內(nèi)的處理器主要獨(dú)立功能模塊的設(shè)計(jì)實(shí)現(xiàn)方法，為接下來(lái)控制邏輯和數(shù)據(jù)通道的設(shè)計(jì)奠定基礎(chǔ)。第四章按照單周期、多周期、流水線(xiàn)的順序，循序漸進(jìn)的圍繞著指令執(zhí)行過(guò)程中需經(jīng)歷的五個(gè)階段，詳細(xì)描述了 3 個(gè)版本的處理器中各階段的邏輯設(shè)計(jì)，并對(duì)邏輯設(shè)計(jì)產(chǎn)品進(jìn)行了時(shí)序仿真和性能比較分析。 5 第二章 MIPS 體系結(jié)構(gòu)概述 復(fù)雜指令集與精簡(jiǎn)指令集的比較復(fù)雜指令集（CISC 3）是指令集架構(gòu)（ ISA）的一種形式，它的設(shè)計(jì)目的是要用最少的機(jī)器語(yǔ)言指令來(lái)完成所需的計(jì)算任務(wù)。通常每個(gè)指令可執(zhí)行若干低階操作，諸如讀寫(xiě)內(nèi)存、讀寫(xiě)寄存器和計(jì)算等操作，全部集于單一指令之中。CISC 的指令復(fù)雜，ISA 中每條指令字長(zhǎng)并不相等，通常有多種尋址模式，這增加了硬件設(shè)計(jì)的復(fù)雜度，但卻簡(jiǎn)化了編譯器設(shè)計(jì)，且有助于生成較短的代碼。屬于 CISC 的處理器有Intel x8AMD x86 等。與 CISC 相對(duì)應(yīng)，精簡(jiǎn)指令集（ RISC4） ，是 ISA 的另一種設(shè)計(jì)模式。其特點(diǎn)是指令數(shù)目多但結(jié)構(gòu)規(guī)整；大量使用寄存器操作；每條指令都采用標(biāo)準(zhǔn)字長(zhǎng)、執(zhí)行時(shí)間短；易于使用流水線(xiàn)等高級(jí)技術(shù)等等。由于 RISC 單一指令功能簡(jiǎn)單，因此需要借助編譯器等軟件設(shè)備組合 RISC 指令完成復(fù)雜之功能。通常來(lái)講，同一運(yùn)算 RISC比 CISC 需要更多的指令，也即占用更多的存儲(chǔ)空間。常見(jiàn)的精簡(jiǎn)指令集微處理器包括 ARM、MIPS、ARC 、AVR 、SPARC、Power PC 等。RISC 和 CISC 各有優(yōu)勢(shì)，而且界限趨于模糊。現(xiàn)代的 CPU 往往采用 CISC 的外圍，內(nèi)部加入了 RISC 的特性，比如將復(fù)雜的 CISC 指令簡(jiǎn)化成一系列微操作，每個(gè)操作完成一條 RISC 指令的功能， Intel IA32 就具有這樣的特征 [6]。目前，高性能通用微處理器如 Intel 系列和 AMD 系列 CPU 均為 CISC 結(jié)構(gòu)。Intel 于上世紀(jì) 70 年代推出的 8086，是典型的 CISC 結(jié)構(gòu)；其后續(xù)的系列處理器，考慮到商業(yè)運(yùn)作都保持前向兼容性，Intel 在桌面處理器市場(chǎng)的霸主地位決定了 CISC在 PC 市場(chǎng)的霸主地位， AMD 系列 CPU 為了和 x86 保持兼容，也都是 CISC 架構(gòu)。在高端服務(wù)器和嵌入式處理器市場(chǎng)，RISC 結(jié)構(gòu)占據(jù)主導(dǎo)地位。3 Complex Instruction Set Computer4 Reduced Instruction Set Computer 6 MIPS 處理器簡(jiǎn)介MIPS 是世界上很流行的一種 RISC 處理器。MIPS 的意思是“無(wú)內(nèi)部互鎖流水級(jí)的微處理器” （Microprocessor without interlocked piped stages） ，其機(jī)制是盡量利用軟件辦法避免流水線(xiàn)中的數(shù)據(jù)相關(guān)問(wèn)題。它最早是在 80 年代初期由斯坦福（Stanford）大學(xué) Hennessy 教授領(lǐng)導(dǎo)的研究小組研制出來(lái)的。MIPS 公司的 R 系列就是在此基礎(chǔ)上開(kāi)發(fā)的 RISC 工業(yè)產(chǎn)品的微處理器。這些系列產(chǎn)品為很多計(jì)算機(jī)公司采用構(gòu)成各種工作站和計(jì)算機(jī)系統(tǒng)。MIPS 技術(shù)公司是美國(guó)著名的芯片設(shè)計(jì)制造公司，它采用精簡(jiǎn)指令系統(tǒng)計(jì)算結(jié)構(gòu)（RISC ）來(lái)設(shè)計(jì)芯片。和 Intel 采用的復(fù)雜指令系統(tǒng)計(jì)算結(jié)構(gòu)（CISC）相比，RISC具有設(shè)計(jì)更簡(jiǎn)單、設(shè)計(jì)周期更短等優(yōu)點(diǎn)，并可以應(yīng)用更多先進(jìn)的技術(shù)，開(kāi)發(fā)更快的下一代處理器。MIPS 是出現(xiàn)最早的商業(yè) RISC 架構(gòu)芯片之一，新的架構(gòu)集成了所有原來(lái) MIPS 指令集，并增加了許多更強(qiáng)大的功能。MIPS 技術(shù)公司于 1986 年推出 R2022 處理器，1988 年推出 R3000 處理器，1991 年推出第一款 64 位商用微處理器 R4000。之后，又陸續(xù)推出 R8000（于 1994年） 、R10000 （于 1996 年）和 R12022（于 1997 年）等型號(hào)。1999 年，MIPS 公司發(fā)布 MIPS 32 和 MIPS 64 架構(gòu)標(biāo)準(zhǔn)。2022 年，MIPS 公司發(fā)布了針對(duì) MIPS 32 4Kc的新版本以及未來(lái) 64 位 MIPS 64 20Kc 處理器內(nèi)核。在通用方面，MIPS R 系列微處理器用于構(gòu)建 SGI 的高性能工作站、服務(wù)器和超級(jí)計(jì)算機(jī)系統(tǒng)。在嵌入式方面，MIPS K 系列微處理器是目前僅次于 ARM 的用得最多的處理器之一（1999 年以前 MIPS 是世界上用得最多的處理器） ，其應(yīng)用領(lǐng)域覆蓋游戲機(jī)、路由器、激光打印機(jī)、掌上電腦等各個(gè)方面。和 Intel 相比，MIPS 的授權(quán)費(fèi)用比較低，也就為除 Intel 外的大多數(shù)芯片廠(chǎng)商所采用。過(guò)去，MIPS 架構(gòu)的產(chǎn)品多見(jiàn)于工作站領(lǐng)域，而現(xiàn)在則廣泛應(yīng)用在嵌入式系統(tǒng)中，索尼 PS2 游戲機(jī)所用的“Emotion Engine”也采用 MIPS 指令，這些 MIPS 處理器的性能都非常強(qiáng)勁，而龍芯 TM2 也屬于這個(gè)陣營(yíng)，在軟件方面與上述產(chǎn)品完全兼容。在 MIPS 芯片的發(fā)展過(guò)程中，SGI 公司在 1992 年收購(gòu)了 MIPS 計(jì)算機(jī)公司，1998 年，MIPS 公司又脫離了 SGI，成為 MIPS 技術(shù)公司；MIPS32 4KcTM 處理器是采用 MIPS 技術(shù)特定為片上系統(tǒng)（SystemOnaChip）而設(shè)計(jì)的高性能、低電壓 32 7 位 MIPS RISC 內(nèi)核。MIPS32 4KcTM 處理器采用 MIPS32TM 體系結(jié)構(gòu)，并且具有R4000 存儲(chǔ)器管理單元（MMU）以及擴(kuò)展的優(yōu)先級(jí)模式，使得這個(gè)處理器與目前嵌入式領(lǐng)域廣泛應(yīng)用的 R3000 和 R4000 系列（32 位）微處理器完全兼容。 MIPS 體系結(jié)構(gòu)概述 MIPS 指令集簡(jiǎn)介處理器的指令集體系結(jié)構(gòu)（ISA）由指令集和一系列相應(yīng)的寄存器約定構(gòu)成。基于相同 ISA 編寫(xiě)的程序，都能夠在對(duì)應(yīng) ISA 的處理器上運(yùn)行。MIPS 的系統(tǒng)結(jié)構(gòu)及設(shè)計(jì)理念比較先進(jìn)，其指令系統(tǒng)經(jīng)過(guò)通用處理器指令體系MIPS I、MIPS II、 MIPS III、MIPS IV 到 MIPS V，嵌入式指令體系MIPS1MIPS32 到 MIPS64 的發(fā)展已經(jīng)十分成熟。在設(shè)計(jì)理念上 MIPS 強(qiáng)調(diào)軟硬件協(xié)同提高性能，同時(shí)簡(jiǎn)化硬件設(shè)計(jì)。MIPS 指令從誕生之日起至今，已經(jīng)從 32 位發(fā)展到 64 位。為了確保程序的向下兼容性，MIPS 指令的每一代產(chǎn)品都是在原有指令集的基礎(chǔ)上直接擴(kuò)展新的指令而不舍棄任何指令，即使是 64 位的指令集的 MIPS 處理器仍然可以執(zhí)行 32 位指令。本節(jié)介紹 MIPS 指令及其特點(diǎn)，使得我們理解 MIPS 體系結(jié)構(gòu)，進(jìn)而完成對(duì) MIPS 處理器的設(shè)計(jì)。（1）MIPS 指令集總體特點(diǎn)MIPS 指令集具有以下特點(diǎn)：①簡(jiǎn)單的 LOAD/STORE 結(jié)構(gòu)。所有的計(jì)算類(lèi)型的指令均從寄存器堆中讀取數(shù)據(jù)并把結(jié)果寫(xiě)入寄存器堆中。只有 LOAD 和 STORE 指令訪(fǎng)問(wèn)存儲(chǔ)器。②易于流水線(xiàn) CPU 的設(shè)計(jì)。MIPS32 TM 指令集 5的指令格式非常規(guī)整，所有的指令均為 32 位，而且指令操作碼在固定的位置上。③易于編譯器的開(kāi)發(fā)。MIPS 指令的尋址方式非常簡(jiǎn)單，每條指令的操作也非常簡(jiǎn)單。（2）MIPS 指令集的寄存器設(shè)置5本文中 MIPS32 是指 MIPS Technologies 32 位 MIPS 架構(gòu)規(guī)范 [3][4][5] 8 MIPS32TM 有 32 個(gè)通用寄存器，編號(hào)從 0 到 31，其中寄存器 0 的內(nèi)容總是 0，這些通用寄存器的成為寄存器堆（register file） 。MIPS32 TM 還定義了 32 個(gè)浮點(diǎn)寄存器。另外還有一些通用寄存器，PC（program counter）就是其中的一個(gè)，CPU 使用它從存儲(chǔ)器中取指令。（3）MIPS 指令集支持的數(shù)據(jù)類(lèi)型MIPS32TM 支持的數(shù)據(jù)類(lèi)型有整數(shù)和浮點(diǎn)數(shù)。整數(shù)包括 8 位字節(jié)、16 位半字、32 位字和 64 位雙字。浮點(diǎn)數(shù)包括 32 位單精度和 64 位雙精度。（4）MIPS 指令集的指令格式MIPS32TM 的指令格式只有 3 種，如圖 21 所示。R（register）類(lèi)型的指令從寄存器堆中讀取兩個(gè)源操作數(shù)，計(jì)算結(jié)果寫(xiě)回寄存器堆。I（immediate）類(lèi)型的指令使用一個(gè) 16 位的立即數(shù)作為源操作數(shù)。J（jump）類(lèi)型的指令使用一個(gè) 26 位立即數(shù)作為跳轉(zhuǎn)的目標(biāo)地址（target address） 。31 2625 2120 1615 110 0605 0R類(lèi) 型 oprsrtrdsafunc6位 5位 5位 5位 5位 6位31 2625 2120 1615 1