【文章內(nèi)容簡介】 1100圖 34 指令寄存器仿真波形 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 10 011001 11001100、 00110011 四個(gè)數(shù)據(jù)， 則當(dāng) state 為 0 時(shí)，傳輸高八位，當(dāng)state 為 1 時(shí)，傳輸?shù)桶宋?。其?第 15 至 第 13 位存入 opcode 中 并替換舊數(shù)據(jù) ，第 12 至 第 0 位存入 str_addr 中 并替換舊數(shù)據(jù) 。 累加器 累加器 Accumulator 用于存放當(dāng)前的結(jié)果，它也是雙目運(yùn)算其中的一個(gè)數(shù)據(jù)來源，同時(shí)累加器還用來存放 算術(shù)運(yùn)算指令的結(jié)果，如圖 35 所示。累加器采用同步復(fù)位方式，即當(dāng) RST 信號(hào)為高電平時(shí)，累加器的值為零。當(dāng)累加器通過 ENA口收到來自 CPU 狀態(tài)控制器 ACC_ENA 信號(hào)時(shí)，即 ENA=1 時(shí)，在 CLK1 時(shí)鐘正跳沿時(shí)就收到來自于數(shù)據(jù)總線的數(shù)據(jù)，由 DATA[7..0]輸入；而當(dāng) ENA=0 時(shí)，累加器保持不變。 累加器源程序如下： library ieee。 use 。 entity acc is port(clk1,rst,ena:in std_logic。 data:in std_logic_vector(7 downto 0)。 accum:out std_logic_vector(7 downto 0))。 end acc。 architecture art of acc is begin process(clk1, ena) begin if clk139。event and clk1=39。139。then if rst=39。139。then accum=00000000。 elsif ena=39。139。then accum=data。 圖 35 累加器 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 11 end if。 end if。 end process。 end art。 在仿真時(shí)，設(shè)定 6 個(gè)周期假設(shè)中， data 端每周期輸入不同的 8 位二進(jìn)制數(shù)，觀察 accum 端輸出數(shù)據(jù)與 rst 和 ena 值的對(duì)應(yīng)關(guān)系，仿真波形如下： 如圖所示，當(dāng)復(fù)位信號(hào) rst=’0’、使能信號(hào) ena=’1’時(shí)，在每個(gè) clk1 上升沿到來后， accum 接收來自于數(shù)據(jù)總線的數(shù)據(jù)；當(dāng) 第 4 周期 ena=’0’時(shí) ， accum 保持01010101 不變 ，故該數(shù)據(jù)占兩個(gè)周期 ；當(dāng) ena 又變?yōu)橛行盘?hào)， 因同時(shí) rst 由 0變?yōu)?1，累加器 復(fù)位， accum 輸出 清零。 算術(shù) 邏輯單 元 算術(shù) 邏輯單元 ALU 的全稱是 Arithmetic Logic Unit， 該模塊 用來執(zhí)行諸如加減乘除以及寄存器中的值之間的邏輯運(yùn)算，通常在一般的處理器上被設(shè)成一個(gè)周期 上升沿 運(yùn)行一次，這主要是由附屬于 ALU 的輸入輸出寄存器以及在 ALU 輸入處插入旁路乘法器來決定的。 算術(shù)邏輯單元 根據(jù)輸入的 8 種不同操作碼分別實(shí)現(xiàn)相應(yīng)的加、與、異或、跳轉(zhuǎn)等 8 種基本操作運(yùn)算 ， 利用這幾種基本運(yùn)算可以實(shí)現(xiàn)很多種其它運(yùn)算以及邏輯判斷等操作。 算術(shù) 邏輯單元如上圖所示，其各端口功能如 下： ? ALU_CLOCK 為 ALU 的時(shí)鐘信號(hào)，由時(shí)鐘發(fā)生器輸出； ? OPCODE 取自指令寄存器的高 3 位， ALU 根據(jù)輸入 OPCODE 的 8 種不同操圖 36 累加器仿真波形 圖 37 算術(shù) 邏輯單元 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 12 作碼分別實(shí)現(xiàn)相應(yīng)的加、與、異或、跳轉(zhuǎn)等基本操作運(yùn)算； ? DATA 輸入來自數(shù)據(jù)總線上的數(shù)據(jù)； ? ACCUM 輸入來自累加器的一個(gè)操作數(shù)； ? ALU_OUT 用來保存或輸出操作后的值； ? ZERO 用于標(biāo)志 ACCUM 是否為 0，其值為 0 時(shí)標(biāo) ZERO=1，否則 ZERO=0。 算術(shù)邏輯單元 源程序如下： library ieee。 use 。 use 。 entity alu is port(alu_clk: in std_logic。 opcode: in std_logic_vector(2 downto 0)。 data,accum: in std_logic_vector(7 downto 0)。 zero: out std_logic。 alu_out: out std_logic_vector(7 downto 0))。 end alu。 architecture behave of alu is signal alu_out_latch: std_logic_vector(7 downto 0)。 constant HLT: std_logic_vector(2 downto 0):=000。 constant SKZ: std_logic_vector(2 downto 0):=001。 constant ADD: std_logic_vector(2 downto 0):=010。 constant AN_D: std_logic_vector(2 downto 0):=011。 constant XO_R: std_logic_vector(2 downto 0):=100。 constant LDA: std_logic_vector(2 downto 0):=101。 constant STO: std_logic_vector(2 downto 0):=110。 constant JMP: std_logic_vector(2 downto 0):=111。 begin zero=39。139。when accum=00000000 else 39。039。 process(alu_clk) variable temp:std_logic_vector(2 downto 0)。 begin temp:=opcode。 if alu_clk39。event and alu_clk=39。139。then 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 13 case temp is when HLT=alu_out_latch=accum。 when SKZ=alu_out_latch=accum。 when ADD=alu_out_latch=data+accum。 when AN_D=alu_out_latch=data and accum。 when XO_R=alu_out_latch=data xor accum。 when LDA=alu_out_latch=data。 when STO=alu_out_latch=accum。 when JMP=alu_out_latch=accum。 when others=alu_out_latch=XXXXXXXX。 end case。 end if。 end process。 alu_out=alu_out_latch。 end behave。 在仿真過程中，假設(shè)操作碼依次為上述 8 種操作碼。數(shù)據(jù)值為 5， 累加器值為 由 3 變 0，以此來驗(yàn)證 zero 作用。 仿真波形下圖所示： alu_clk 為時(shí)鐘信號(hào)輸入端口， zero 為判 accum 是否為零的輸出端口。 opcode為操作碼輸入端， data 為數(shù)據(jù)輸入端， accum 為 累加器 輸入端口。 opcode 不同的值代表不同的操作 。 alu_out 中的 06 代表 5(轉(zhuǎn)化為二進(jìn)制 =101)異或 3(轉(zhuǎn)化為二進(jìn)制 =011)得 6(二進(jìn)制 =110)，而其他數(shù)值均正確反映不同操作碼下 的運(yùn)算結(jié)果 。 數(shù)據(jù)輸出控制器 數(shù)據(jù)輸出控制器 Data Control 的作用是控制累加器數(shù)據(jù)輸出，如圖 39 由于數(shù)據(jù)總線是各種操作時(shí)傳送數(shù)據(jù)的公共通道，不同的情況下傳送不同的內(nèi)容。有圖 38 算術(shù)邏輯運(yùn)算單元仿真波形 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 14 時(shí)要傳輸指令，有時(shí)要傳送 RAM 區(qū)或接口的數(shù)據(jù)。累加器的數(shù)據(jù)只有在需要往RAM 區(qū)或端口寫時(shí)才允許輸出，否則應(yīng)呈現(xiàn)高阻態(tài)，以允許其它部件使用數(shù)據(jù)總線。所以任何部件往總線上輸出數(shù)據(jù)時(shí)，都需要控制信號(hào)。而此控制信號(hào)的啟、停，則由 CPU 狀態(tài)控制器輸出的各信號(hào)控制決定。數(shù)據(jù)控制器何時(shí)輸出累加器的數(shù)據(jù)則由狀態(tài)控制器輸出的控制信號(hào) DATACTL_ENA 決定。 數(shù)據(jù)控制電路源程序如下： library ieee。 use 。 entity datactrl is port(data_ena: in std_logic。 alu_out: in std_logic_vector(7 downto 0)。 data: out std_logic_vector(7 downto 0))。 end datactrl。 architecture behave of datactrl is begin data=alu_out when data_ena=39。139。 else ZZZZZZZZ。 end behave。 在此波形圖 310 中，假設(shè)累加器輸出值由 00000000 遞增，驗(yàn)證當(dāng) data_ena為 0 時(shí)， data 輸出 alu_out 的值，當(dāng) data_ena 為 1 時(shí)， data 輸出 ZZZZZZZZ。 地址多路器 地址多路器 ADDR 用于選擇輸出的地址是 PC（程序計(jì)數(shù)）地址還是數(shù)據(jù) /端口地址，如圖 311 所示。每個(gè)指令周期的前 4 個(gè)時(shí)鐘周期用于從 ROM 中讀取指令，輸出 PC 地址。后 4 個(gè)時(shí)鐘周期用于對(duì) RAM 或端口的讀寫，輸出數(shù)據(jù)圖 39 數(shù)據(jù)輸出控制器 圖 310 數(shù)據(jù) 輸出 控制 器 仿真波形 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 15 或端口地址。地址的選擇輸出信號(hào)由時(shí)鐘信號(hào)的 8 分頻信號(hào) FETCH 提供，其上升沿到來時(shí)輸出 PC 地址，其他時(shí)候輸出數(shù)據(jù)或端口地址。 地址多路器源程序如下： library ieee。 use 。 entity addr_mux is port(fetch:in std_logic。 pc_addr, ir_addr: in std_logic_vector(12 downto 0)。 addr: out std_logic_vector(12 downto 0))。 end addr_mux。 architecture behave of addr_mux is begin addr=pc_addr when fetch=39。139。 else ir_addr。 end behave。 當(dāng) fetch=0 時(shí) addr 輸出 ir_addr 的值 ，當(dāng) fetch=1 時(shí) addr 輸出 pc_addr 的值。 程序計(jì)數(shù)器 程序計(jì)數(shù)器 Program Counter 用于提供指令地址，如圖 313，以便讀取指令，指令按地址順序存放在存儲(chǔ)器中。有兩種途徑可形成指令地址：其一是順序執(zhí)行的情況，其二是遇到要改變順序執(zhí)行程序的情況，例如執(zhí)行 JMP 指令后，需要形成新的指令地址。 圖 311 地址多路器 圖 312 地址多路 器 仿真波形 第三章 八位 RISCCPU各模塊設(shè)計(jì)與仿真 16 復(fù)位后，指令指針為零，即每次 CPU 重新啟動(dòng)將從 ROM 的零地址開始讀取指令并執(zhí)行。指令為雙字節(jié)，每條指令執(zhí)行完需 2 個(gè)時(shí)鐘，這時(shí) PC_ADDR 已被增 2，指向下一條指令。如果正執(zhí)行的指令是跳轉(zhuǎn)語句，這時(shí) CPU 狀態(tài)控制器將會(huì)輸出 PC_ENA 信號(hào)，通過 LOAD 口進(jìn)入程序計(jì)數(shù)器。程序計(jì)數(shù)器PC_ADDR 將裝入目標(biāo)地址 IR_ADDR，而不是增 2。 程序計(jì)數(shù)器源程序如下： library ieee。 use 。 use 。 entity pc is port(clk, rst, ena: in std_logic。 ir_addr: in std_logic_vector(12 downto 0)。 pc_addr: out std_logic_vector(12 downto 0))。 end pc。 architecture behave of pc is signal pc_addr_latch: std_logic_vector(12 downto 0)。 begin process(clk) begin if clk39。event and clk=39。139。then if rst=39。139。then pc_addr_latch=(others=39。039。)。 elsif ena=39。139。 then pc_addr_latch=ir_addr。 elsif ena=39。039。 then pc_addr_latch=pc_addr_latch+1。 end if。 end if。