【文章內容簡介】 實現 : （ 1） 建立文件。單擊 ―File‖菜單下的 ―New‖命令或者使用快捷鍵 Ctrl+N，彈出 ―New‖對話框。在 ―Device Design Files‖頁面下雙擊 ―VHDL File‖選項（或選中該項后單擊 ―OK‖按鈕）后建立新文件。 理工大學學士學位論文 7 （ 2） 輸入程序。在程序編輯區(qū)內編寫程序。 （ 3） 保存文件。單擊保存文件按鈕，彈出對話框將輸入的 VHDL 語言程序保存為vhd 文件 ，注意后綴名是 .vhd，名字與實體名相同，單擊 ―保存 ‖按鈕即可保存文件。 （ 4） 編譯工程。單擊水平工具條上的編譯按鈕或選擇菜單 Processing 下的 Start Complilation，開始編譯，并伴隨著進度不斷地變化，編譯完成后出現信息窗口。如果編譯過程出現錯誤，要將錯誤改正，保存后再次編譯，直到編譯無錯誤為止。 設計仿真的目的就是在軟件環(huán)境下，驗證電路的行為和思想是否一致。仿真分為功能仿真和時序仿真。功能仿真是在設計輸入之后，綜合和布局布線之前的仿真，不考慮電路的邏輯和門 電路的時間延時，著重考慮電路在理想環(huán)境下的行為和預期設計效果的一致性。時序仿真是在綜合、布局布線后，也即電路已經映射到特定的工藝環(huán)境后，考慮器件延時的情況下對布局布線的網絡表文件進行的一種仿真，其中器件延時信息通過反向標注時序延時信息實現的。 （ 1） 仿真文件的生成。 1） 建立矢量波形文件。單擊 ―File‖菜單下的 ―New‖命令，在彈出的 ―New‖對話框中選擇 ―Other Files‖頁面，選擇 ―Vector Waveform File‖后單擊 ―OK‖按鈕，彈出矢量波形編輯窗口。 2） 添加引腳或節(jié)點。左鍵雙擊 ―Name‖下方空白處，彈出 ―Insert Node or Bus‖對話框。單擊對話框 ―Node Finder‖按鈕后，彈出 ―Node Finder‖對話框，在 ―Filter‖后面的方框里選擇 ―Pin： all‖，然后單擊 ―List‖按鈕，在 ―Node Found‖欄中列出了設計中的所有的輸入 /輸出引腳號，選擇需要的引腳。 3） 編輯輸入信號并保存文件。 （ 2） 功能仿真 。 功能仿真是忽略延時的仿真，是理想的仿真。接下來我們一起來進行設計的功能仿真。首先單擊 ―Assignments‖菜單 下的 ―Settings‖命令，單擊左側標題欄中的 ―Simulator‖選項后，在右側的 ―Simulation mode‖的下拉菜單中選擇 ―Functional‖選項即可（軟件默認的是 ―Timing‖選項），單擊 ―OK‖按鈕后完成設置。后需要生成功能仿真網絡表。單擊 ―Processing‖菜單下的 ―Generate Functional Netlist‖命令后會自動創(chuàng)建功能仿真網絡表。 理工大學學士學位論文 8 本課題基于 Quartus II 的設計流程 確 定 整 體 設 計 要 求設 計 整 機 邏 輯 框 圖設 計 指 令 系 統(tǒng)設 計 指 令 執(zhí) 行 流 程設 計 微 操 作 控 制 信 號頂 層 設 計 原 理 圖編 寫 v h d l源 程 序調 試 仿 真 圖 8 位模型計算機的設計流程 理工大學學士學位論文 9 3 基于 VHDL8 位模型機的原理與設計 模型計算機的原理 所謂模型計算機就是一計算機實際結構為基礎，將其簡化，能對輸入的信息進行處理運算，更便于分析設計。 隨著微電子技術的進步，現代計算機主要由運算器，控制器，存儲器，輸入設備，輸出設備五大部分組成。計算機能完成用戶要求是按照提前設計好的指令進行的，指令是計算機執(zhí)行具體操作的命令。一條指令就是機器語言的一個語句，用它來說明機器硬件應完成什么樣的基本操作 。在本課題中把模型機劃分了十個模塊分別是 存儲器，時鐘信號源，節(jié)拍發(fā)生器，操作控制器，程序計數器，地址寄存器， 累加器，算術邏輯單元，指令寄存器和指令譯碼器 。 讓預設指令在這些部件中按順序執(zhí)行達到預期目的。 計算機執(zhí)行一條指令分為三步進行： 第 1 步是取指令，將要執(zhí)行的指令從內存取到控制器中； 第 2 步是分析指令，對所取的指令通過譯碼器進行分析判斷，判斷該指令要完成的操作； 第 3 步是執(zhí)行指令，根據分析結果向各部件發(fā)出操作信息，執(zhí)行該指令相應的操作功能。 模型機的總體設計要求 要設計一個模型計算機，它由十個功能部件組成，具體是存儲器，時鐘信號源，節(jié)拍發(fā)生器，操作控制器，程序計數器，地址寄存器，累加器，算術邏輯 單元，指令寄存器和指令譯碼器。設計要求為： 1）總線結構：單總線，數據總線位數 8 位，地址總線 3 位 2）存儲器：存儲容量 5*8 位 3）操作控制器：實現指令操作碼所需的操作控制信號 4）運算器：一個累加器，實現加法操作 5）指令系統(tǒng)規(guī)模： 3 指令 理工大學學士學位論文 10 模型機邏輯框圖的設計 圖 8 位模型機邏輯框圖 模型機的 指令系統(tǒng)設計 模型計算機可完成兩個立即數相加，并將相加結果送入累加器。指令系統(tǒng)規(guī)模為 3條指令，為了方便描述以“ 6+0”為例，設計 3 條 指令，具體如下： 1） LD A ， 6 ； A←6 ，把 6 送入累加器 A，操作碼是 00111110； 2） ADD A， 0 ； A← A+0，把 A 中 6 與 0 相加，結果送入累加器 A，操作碼是 11000110； 3） HALT ；運算完畢，停機，操作碼是 01110110； 指 令 寄 存 器（ I R ） 和 指令 譯 碼 器累 加 器（ A ）程 序 計 數 器（ P C ）存 儲 器（ M ）操 作 控 制 器地 址 寄 存 器（ M A R ）數 據 寄 存 器( D R )節(jié) 拍 發(fā) 生 器時 鐘 信 號 源內 部 數 據 總 線d b u s外 部 數 據 總 線D B U S地 址 線A B U S控 制 信 號E S U MI S U MA L UC L KI I RE AI AI P CI M A RE D RI D R? ? ?..理工大學學士學位論文 11 模型機的指令執(zhí)行流程設計 根據模型機的結構框圖，可設計指令系統(tǒng)中每條指令的執(zhí)行流程。一條指令從主存中取出到執(zhí)行完，需要若干個機器周期，任何指令的第一個機器周期都是“取指令周期”，一條指令一共需要幾個機器周期，取決于指 令在機內實現的復雜程度。本模型機的指令流程如下： 1）第一條指令 LD A ， 6 ；將立即數 6 送入 A。 T0： (PC)→MAR→ABUS,IMAR=0 T1： DBUS→DR,IDR=1 T2： (PC)+1→PC,IPC=1 (DR)→IR,IIR=0 ， LD=1 T3： (PC)→MAR→ABUS,IMAR=0 T4： DBUS→DR,IDR=1 T5： (PC)+1→PC,IPC=1 T6： dbus→A,I A=0 T7：空 2）第二條指令 ADD A， 0 ；把 A 中 6 與立即數 0 相加，結果 6 送入累加器 A。 T0： (PC)→MAR→ABUS,IMAR=0 T1： DBUS→DR,IDR=1 T2： (PC)+1→PC,IPC=1 (DR)→IR,IIR=0 ， ADD=1 T3： (PC)→MAR→ABUS,IMAR=0 T4： DBUS→DR,IDR=1 T5： (PC)+1→PC,IPC=1 A+0→ SR,ISUM=0 T6： SR→ dbus， ESUM=0 dbus→A,IA=0 ,EDR=1 T7：空 理工大學學士學位論文 12 3）第三條指令 HALT ；運算完畢，停機。 T0： (PC)→MAR→ABUS,IMAR=0 T1： DBUS→DR,IDR=1 T2： (PC)+1→PC,IPC=1 (DR)→IR,IIR=0 ， HALT=1 基于 VHDL8 位模型機各模塊的設計與實現 算術邏輯單元 ALU模 塊 說明：此模塊用于實現加法運算 圖 算術邏輯運算單元程序流程圖 開 始Isu m = 0兩 數 相 加輸 出 結 果E su m = 0結 束YYNN理工大學學士學位論文 13 說明： ALU 功能部件，有兩個控制信號，分別是加法運算控制信號 ISUM 和輸出控制信號 ESUM，當 ISUM=0 時，在 CLK 作用下將兩數相加，當輸出控制命令 ESUM=0時，將相加結果讀入到內部數據總線上。 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ISUM:IN STD_LOGIC。 ESUM:IN STD_LOGIC。 ALU_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 )。 END ALU。 ARCHITECTURE A OF ALU IS SIGNAL:ALU_TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN ALU_TEMP=AC+DR WHEN ISUM =’0’。 ALU_OUT=ALU_TEMP。 END A。 理工大學學士學位論文 14 圖 ALU 功能仿真 波形分析：兩個輸入信號 AC， DR，一個輸出信號 ALU_OUT 和兩個控制命令信號ISUM,ESUM 。在仿真設置中將 AC 值設為從 00000000 逐一遞增到 11111111，而 DR值為了方便觀察設為 00000000，兩個控制命令信號全部設為 0 即即時相加即時輸出，運行后如圖所示，輸出結果也是從 00000000 到 11111111 由于截圖大小有限只截到00001000，功能仿真成功。 累加 器模塊 說明：實現 8 位模型機的累加器 理工大學學士學位論文 15 開 始C lk (時 鐘 )發(fā) 生 且為 上 升 沿Ia = 0YR e g q = d a ta _ inYE a = 0D a ta _ o u t= re g qY結 束NNN 圖 累加器 ACC 程序流程圖 說明：設置一個中間信號 REGQ，輸入信號是 DATA_IN，輸出信號時 DATA_OUT，兩個控制信號分別是 IA 輸入控制信號和 EA輸出控制信號。當輸入控制信號 IA=0 時，將輸入數據 DATA_IN 存入到 REGQ 中，當輸出控制信號 EA=0 是將以存到 REGQ 中的輸入數據賦與輸出數據 DATA_OUT 輸出。 LIBRARY IEEE。 USE 。 理工大學學士學位論文 16 ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 IA:IN STD_LOGIC。 EA:IN STD_LOGIC。 CLK:IN STD_LOGIC。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ACC。 ARCHITECTURE A OF ACC IS SIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(IA,EA,CLK) BEGIN IF(CLK’EVENT AND CLK=’1’) THEN IF(IA=39。039。) THEN REGQ=DATA_IN。 END IF。 END IF。 END PROCESS。 DATA_OUT= REGQ WHEN EA=39。039。 ELSE 39。39。ZZZZZZZZ39。39。