【正文】 所示，根據(jù)公式 IMAR=not(t0 or (t3 and ld)or (t3 and add))。 END PROCESS。 EDR=(t6 an add) or (t7 and add)。 ESUM=not(t6 and add)。 IPC=t2 or (t5 and ld) or (t5 and add)。 IA=not((t6 and ld)or(t6 and add ))。 ELSE IMAR=not(t0 or (t3 and ld)or (t3 and add))。 ARCHITECTURE A OF CTRL IS BEGIN PROCESS(LD,ADD,HALT) BEGIN IF (HALT=’1’) THEN IPC=’0’。)。 T0,T1,T2,T3,T4,T5,T6,T7： IN STD_LOGIC。 ENTITY CTRL IS POTR(LD,ADD,HALT: IN STD_LOGIC。 USE 。 LIBRARY IEEE。IA = ( T 6 .L D + T 6 .A D D )ID R = T 1 + T 4 .L D + T 4 .A D DIP C = T 2 + T 5 .L D + T 5 .A D DIS U M = ( T 5 .A D D )’E S U M = ( T 6 .A D D )’E A = ( T 7 .A D D )’E D R = T 6 .A D D + T 7 .A D DN結 束 圖 控制器 CTRL 程序流程圖 理工大學學士學位論文 19 說明：輸入信號為三個操作指令信號 LD,ADD,HALT 和 T0T7 八個節(jié)拍脈沖及一個時鐘信號 CLK，輸出為九個控制信號。 模塊仿真波形 理工大學學士學位論文 17 圖 ACC 功能仿真 理工大學學士學位論文 18 波形 分析 ： CLK 周期為 10ns，當時鐘發(fā)生且為上升沿的時候，輸入控功能制信號IA=0 時，實現(xiàn)輸入，把輸入數(shù)據(jù)設置成從 00000000 到 11111111 依次遞增 1，輸出信號始終為 0 來輸出輸入數(shù)據(jù)如圖 可見，當 IA=0 輸入數(shù)據(jù)，輸出 =輸入，當 IA=1 數(shù)據(jù)沒有被輸入，出輸出仍為上次輸入，所以輸出為 00000000， 00000010， 00000100......由仿真波形可知， ACC 模塊設計功能成功實現(xiàn)。39。39。039。 END PROCESS。 END IF。039。 ARCHITECTURE A OF ACC IS SIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 EA:IN STD_LOGIC。 理工大學學士學位論文 16 ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LIBRARY IEEE。 累加 器模塊 說明：實現(xiàn) 8 位模型機的累加器 理工大學學士學位論文 15 開 始C lk (時 鐘 )發(fā) 生 且為 上 升 沿Ia = 0YR e g q = d a ta _ inYE a = 0D a ta _ o u t= re g qY結 束NNN 圖 累加器 ACC 程序流程圖 說明：設置一個中間信號 REGQ，輸入信號是 DATA_IN，輸出信號時 DATA_OUT，兩個控制信號分別是 IA 輸入控制信號和 EA輸出控制信號。 理工大學學士學位論文 14 圖 ALU 功能仿真 波形分析：兩個輸入信號 AC， DR，一個輸出信號 ALU_OUT 和兩個控制命令信號ISUM,ESUM 。 ALU_OUT=ALU_TEMP。 ARCHITECTURE A OF ALU IS SIGNAL:ALU_TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 )。 ESUM:IN STD_LOGIC。 ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 LIBRARY IEEE。 T0： (PC)→MAR→ABUS,IMAR=0 T1： DBUS→DR,IDR=1 T2： (PC)+1→PC,IPC=1 (DR)→IR,IIR=0 ， ADD=1 T3： (PC)→MAR→ABUS,IMAR=0 T4： DBUS→DR,IDR=1 T5： (PC)+1→PC,IPC=1 A+0→ SR,ISUM=0 T6： SR→ dbus， ESUM=0 dbus→A,IA=0 ,EDR=1 T7：空 理工大學學士學位論文 12 3）第三條指令 HALT ；運算完畢，停機。本模型機的指令流程如下： 1）第一條指令 LD A ， 6 ；將立即數(shù) 6 送入 A。指令系統(tǒng)規(guī)模為 3條指令，為了方便描述以“ 6+0”為例，設計 3 條 指令，具體如下： 1） LD A ， 6 ； A←6 ，把 6 送入累加器 A，操作碼是 00111110； 2） ADD A， 0 ； A← A+0，把 A 中 6 與 0 相加，結果送入累加器 A，操作碼是 11000110； 3） HALT ；運算完畢，停機，操作碼是 01110110； 指 令 寄 存 器（ I R ） 和 指令 譯 碼 器累 加 器（ A ）程 序 計 數(shù) 器（ P C ）存 儲 器（ M ）操 作 控 制 器地 址 寄 存 器（ M A R ）數(shù) 據(jù) 寄 存 器( D R )節(jié) 拍 發(fā) 生 器時 鐘 信 號 源內 部 數(shù) 據(jù) 總 線d b u s外 部 數(shù) 據(jù) 總 線D B U S地 址 線A B U S控 制 信 號E S U MI S U MA L UC L KI I RE AI AI P CI M A RE D RI D R? ? ?..理工大學學士學位論文 11 模型機的指令執(zhí)行流程設計 根據(jù)模型機的結構框圖，可設計指令系統(tǒng)中每條指令的執(zhí)行流程。 模型機的總體設計要求 要設計一個模型計算機，它由十個功能部件組成，具體是存儲器，時鐘信號源，節(jié)拍發(fā)生器，操作控制器，程序計數(shù)器，地址寄存器，累加器，算術邏輯 單元，指令寄存器和指令譯碼器。 讓預設指令在這些部件中按順序執(zhí)行達到預期目的。一條指令就是機器語言的一個語句，用它來說明機器硬件應完成什么樣的基本操作 。 隨著微電子技術的進步，現(xiàn)代計算機主要由運算器，控制器，存儲器，輸入設備，輸出設備五大部分組成。單擊 ―Processing‖菜單下的 ―Generate Functional Netlist‖命令后會自動創(chuàng)建功能仿真網絡表。首先單擊 ―Assignments‖菜單 下的 ―Settings‖命令，單擊左側標題欄中的 ―Simulator‖選項后，在右側的 ―Simulation mode‖的下拉菜單中選擇 ―Functional‖選項即可（軟件默認的是 ―Timing‖選項），單擊 ―OK‖按鈕后完成設置。 功能仿真是忽略延時的仿真，是理想的仿真。 3） 編輯輸入信號并保存文件。左鍵雙擊 ―Name‖下方空白處，彈出 ―Insert Node or Bus‖對話框。單擊 ―File‖菜單下的 ―New‖命令，在彈出的 ―New‖對話框中選擇 ―Other Files‖頁面，選擇 ―Vector Waveform File‖后單擊 ―OK‖按鈕，彈出矢量波形編輯窗口。 （ 1） 仿真文件的生成。功能仿真是在設計輸入之后，綜合和布局布線之前的仿真，不考慮電路的邏輯和門 電路的時間延時，著重考慮電路在理想環(huán)境下的行為和預期設計效果的一致性。 設計仿真的目的就是在軟件環(huán)境下，驗證電路的行為和思想是否一致。單擊水平工具條上的編譯按鈕或選擇菜單 Processing 下的 Start Complilation，開始編譯，并伴隨著進度不斷地變化，編譯完成后出現(xiàn)信息窗口。單擊保存文件按鈕，彈出對話框將輸入的 VHDL 語言程序保存為vhd 文件 ，注意后綴名是 .vhd，名字與實體名相同，單擊 ―保存 ‖按鈕即可保存文件。在程序編輯區(qū)內編寫程序。在 ―Device Design Files‖頁面下雙擊 ―VHDL File‖選項（或選中該項后單擊 ―OK‖按鈕）后建立新文件。 本課題采用文本方式輸入實現(xiàn) : （ 1） 建立文件。 Quartus II 支持多時鐘定時分析、 LogicLock 基于塊的設計、 SOPC、內嵌 SignalTap II 邏輯分析儀、功率估計器等高級工具。 Altera 致力于提供電路設計人員都非常熟悉的邏輯開發(fā)環(huán)境。軟件加強了網絡功能，它具有最新的 Inter 技術，設計人員可以直接通過 Inter 獲得 Altera 的技術支持。 Quartus II 包括模塊化的編譯器 ， 在對設計進行處理時可以進行全編譯，也可以單獨運行其中的某個功能模塊。 Quartus II 可以直接利用第三方的綜合工具，如 Leonardo Spectrum，并能直接調用 這些工具。 Quartus II 提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要。 理工大學學士學位論文 6 有關 Quartus II 的介紹 Quartus II 是 Altera 公司在 21 世紀初推出的 CPLD/FPGA 集成開發(fā)環(huán)境，它是該公司前一代 CPLD/FPGA 集成開發(fā)環(huán)境 MAX+PUS II 的更新?lián)Q代產品。 END 實體名 。 －－庫 USE 庫名 .程序包名 .。庫用于存放已編譯的實體、結構體、包集合和配置。配置用于從庫中選取所需元件安裝到設計單元的實體中。 2. VHDL的程序結構 實體和結構體是 VHDL設計文件的兩個基本組成部分。例如，輸入輸出是否有矛盾，有無未加處理的輸入信號，是否允許使能等。 （ 3）功能仿真。每個模塊完成一定的邏輯功能。 （ 2）設計輸入。 （ 1）確定電路具體功能。 ? 具有向 ASIC 移植的能力。 ? 研制周期短，成本低。 VHDL的特點： ? 功能強大，描述力強。 VHDL語言還可以描述與工藝有關的信息，工藝參數(shù)可以通過設計文件語言參數(shù)來調整，不會因工藝變化與發(fā)展而使 VHDL設計過時。運用 VHDL 語言設計系統(tǒng)一般采用自頂向下分層設計的方法，首先從系統(tǒng)級功能設計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。其設計描述可以是描述電路具體組成的結構描述，也可以是描述電路功能的行為描述。 20 世紀 80 年代后期，美國國防部開發(fā)的 VHDL語言是 IEEE 標準化的硬件描述語言，并且已經成 為系統(tǒng)描述的國際公認標準，得到眾多 EDA 公司的支持。 硬件描述語言發(fā)展至今已有幾十年的歷史，并已成功地應用到系統(tǒng)的仿真、驗證和設計、綜合等方面。美國國防部在 20 世紀 80 年代初為其超高速集成電路 VHSIC計劃提出的硬件描述語言，它是硬件設計者和 EDA 工具之間的界面。模型計算機有著重要的發(fā)展地位，在今后幾年會成為研究的重點，同樣是發(fā)展計算機性能的重要途徑。 而模型計算機是將計算機的簡化，實現(xiàn)相同功能，在理解和 研究方面更方便，更快捷，由此更受到界內人士的好評。光子元件、超導元件、生物電子元件、神經網絡系統(tǒng)等研究已見端倪，新一代計算機的曙光已經出現(xiàn)。 理工大學學士學位論文 3 四代機出現(xiàn)以后，日、美、歐等從 20 世紀 80 年代開始，積極開展新一代計算機的研究，但由于對新一代計算機的過高期望，使得至今仍未有突破性進展，還沒有哪一種計算機被人們公認為新一代計算機的典型代表。目前，計算機的應用已擴展到社會的各個領域。每一次更新?lián)Q代都使計算機的體積和耗電量大大減小，功能大大增強，應用領域進一步拓寬。 ENIAC 誕生后短短的幾十年間，計算機的發(fā)展突飛猛進。世界上第一臺電子數(shù)字式計算機于 1946年 2 月 15 日在美國賓夕法尼亞大學研制成功，它的名稱叫 ENIAC，是電子數(shù)值積分式計算機 (