【正文】 以時鐘脈沖方式對輸入信號 A， B進(jìn)行編輯，使之具有“ 00” “ 01”“ 10”“ 11”這 4種狀態(tài)，這里對 A、 B都選用時鐘信號激勵，單擊“ ” 周期分別設(shè)為 20ns、 40ns。在文件的最左欄中雙擊鼠標(biāo)左鍵，在彈出的對話框中單擊 Node Finder，選擇 Filter列表中預(yù)綜合（ Presynthesis）或后布局布線（ Postfitting）或全部（ all）的類型，單擊其右上方的 list，出現(xiàn)該類型的所有節(jié)點。如圖 ，圖 。選擇 Edit→ End Time命令 ，在彈出的對話框中的 Time文本框中輸入 1，單位選擇μ s，整個仿真域的時間即設(shè)定為 1μ s，單擊 OK按鈕。單擊 OK,出現(xiàn)波形編輯窗口，顯示一個空的波形文件，理工大學(xué)學(xué)士論文 18 如圖 。 圖 語法檢測 語法檢測沒有錯誤以后，新建一個矢量波形仿真文件 Vector Waveform File。 synthesis））點擊確定完成 語法檢測。 理工大學(xué)學(xué)士論文 17 圖 添加文件 對編譯完成的文件進(jìn)行保存，并設(shè)為頂層文件（執(zhí)行菜單命令 Project→ Set as TopLevel Entity）。之后開始編譯程序。 理工大學(xué)學(xué)士論文 16 圖 選擇仿真工具 工程建立完成（點 finish），如圖 。Family Setting選項卡中，選擇的芯片是 MAX II系列中的 EPM240T100C5，理工大學(xué)學(xué)士論文 15 如圖 ，圖 。如圖 。如圖 所示。 表 半加器的真值表 輸入 輸出 A B C0 S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 函數(shù)的邏輯表達(dá)式為： S=A⊕ B ； C0=AB。 半加器的真值表 如表 所示 。數(shù)據(jù)輸入 A 被加數(shù)、 B 加數(shù) ,數(shù)據(jù)輸出 S 和數(shù) (半加和 )、 進(jìn)位 C0。 理工大學(xué)學(xué)士論文 13 3 基于 Quartus II的 半加、全加器的 設(shè)計 與實現(xiàn) 基于 Quartus II 的半加器運算 半加器的原理 與 真值表 半加器是 產(chǎn)生進(jìn)位輸入的 加法器 電路。(5)頂層設(shè)計。(3)編程實現(xiàn) , 對各個子模塊 , 應(yīng)用語法實現(xiàn) , 這些實現(xiàn)了的模塊稱元件 (4)利用 VHDL 語言的 package 機(jī)制 , 將元件歸整在程序包。層次化設(shè)計的主要步驟如下 : (1)需求分析、系統(tǒng)分析、算法分析 。VHDL 語言對層次化設(shè)計的支持機(jī) 制為 :庫、程序包、可重用的元件及元件例化語句。 ⑩ RAM/ROM/FIFO 的設(shè)計 :能夠利用 VHDL基本語法設(shè)計存儲陣列 , 能夠設(shè)計簡單的讀寫驅(qū)動電路 , 掌握描述多時鐘工作的方法 。 ⑧ 移位寄存器的描述 :掌握可控算術(shù)移位 /邏輯移位及左移 /右移的描述方法 。 ⑥ 三態(tài)緩沖器的描述 :掌握利用信號實現(xiàn)三態(tài)緩沖器的方法 。 ④ 輸出使能的描述 :VHDL沒有直接表示的 oe, 所以需要掌握描述 oe的方法 。 ① 組合電路的描述 :如邏輯門、編碼器、譯碼器、選擇器、加法器、乘法器等 ； ② 寄存器的描述掌握書寫同步 /異步電路的方法 , 描述時鐘上升沿、敏感表、同步復(fù)位、異步復(fù)位、同步置數(shù)等功能 。 順序語句與其它高級語言類似 ， 是對算法流程的描述 ， 包括 ifthenelse、 casewhen 等語句 , 必須包含在進(jìn)程內(nèi) 。 元件 (ponent)： 是對 VHDL 模塊的說明 , 使它能在其它模 塊中被調(diào)用。 進(jìn)程 (process)： 用于實現(xiàn)順序發(fā)生的算法流程 ,進(jìn)程只能包含在結(jié)構(gòu)體中 ， 一個結(jié)構(gòu)體可以包含多個進(jìn)程語句 ,進(jìn)程語句包含 3 部分 :敏感表、進(jìn)程語句、結(jié)束語句 。 庫 (library)： 用來存放預(yù)編譯的程序包 ,預(yù)定義的程序包可以在其它設(shè)計中被調(diào)用 , 因此 , 庫也是一種重要的設(shè)計再利用機(jī)制 。 子程序 ： 由過程和函數(shù)組成過程能返回多個變量 , 函數(shù)只能有一個返回值。 VHDL 表達(dá)的所有設(shè)計均與實體有關(guān) , 實體是設(shè)計中最基本的模塊 ,實體的通信點是端口 , 端口必須定義信號名、模式和信號類型 。學(xué)習(xí)語言，要從基本元素 、語法、常用電路的描述方法人手，逐步掌握層次設(shè)計的思想。 理工大學(xué)學(xué)士論文 10 VHDL 語言介紹 利用 VHDL 實現(xiàn)數(shù)字系統(tǒng)的設(shè)計流程 利用 VHDL 和可編程邏輯器件實現(xiàn)數(shù)字邏輯的流程見圖 , 該流程揭示了設(shè)計進(jìn)程中各個 EDA 工具的輸人輸出情況 ,在整個設(shè)計過程中 , 設(shè)計者的主要工作是完成 VHDL 設(shè)計文檔 , 并對以后的處理進(jìn)程加 以簡單的引導(dǎo) ,設(shè)計的大部分工作由 EDA工具完成 ,設(shè)計者的工作主要轉(zhuǎn)向高層次的規(guī)劃和管理以及電路系統(tǒng)的結(jié)構(gòu)與功能的可行性分析 。 VHDL 支持自上而下的設(shè)計思想 , 可以把一個大型設(shè)計分解為若干易于實現(xiàn)的子模塊。近年發(fā)展起來的描述混合系統(tǒng)和描述單片系統(tǒng)的 AMSVHDL, 就是以VHDL 語言為基礎(chǔ)的 。VHDL 語言對行為進(jìn)行描述的能力為設(shè)計大規(guī)模復(fù)雜數(shù)字系統(tǒng)或單片系統(tǒng)提供了重要保證 。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成 后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。 VHDL 語言 介紹 VHDL 語言概述 甚高速集成電路硬件描述語言 (Very high speed interated circuit hardware description language,VHDL)廣泛用于電路設(shè)計的文檔記錄、設(shè)計描述的邏輯綜合及電路仿真等方面。 建立一個新工程時，或者在 Settings 對話框 (Assignments 菜單 )EDA ToolSettings 下的 Simulation 頁面中，可以在 New Project Wizard(File 菜單 ) 中選擇 EDA 仿真工具。此外， Quartus II 軟件通過NativeLink 功能為時序仿真和 EDA 仿真工具提供無縫集成。 1 版的 SDF 輸出文件。 Quartus II 總體仿真 使用 EDA 工具進(jìn)行設(shè)計仿真 Quartus II 軟件的 EDA Netlist Writer 模塊生成用于功能或時序仿真的VHDL 輸出文件 (.vho) 和 Verilog 輸出文件 (.vo)，以及使用 EDA 仿真工具進(jìn)行時序仿真時所需的 Standard Delay Format Output 文件 (.sdo)。由于漸進(jìn)式編譯流程能夠防止編譯器跨分區(qū)邊界進(jìn)行優(yōu)化，因此編譯器不會 像 常規(guī)編譯那樣對面積和時序進(jìn)行大量優(yōu)化。 完成設(shè)計修改后，您可以只進(jìn)行漸進(jìn)式綜合，節(jié)省編譯時間，也可以進(jìn)行完整的漸進(jìn)式編譯，不但能夠顯著節(jié)省編譯時間，而且還可以保持性能不變。在編譯過程中，編譯器將綜合和適配結(jié)果保存在工程數(shù)據(jù)庫中。自上而下的漸進(jìn)式編譯流程在處理其他設(shè)計分區(qū)時，可以只修改設(shè)計中關(guān)鍵單元的布局，也可以只對設(shè)計的指定部分限定布局，使編譯器能夠自動優(yōu)化設(shè)計的其余部分，從而改進(jìn)了時序。在自下而上的設(shè)計方法中，軟件在編譯每一個底層分區(qū)時，并不知道頂層設(shè)計其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時序預(yù)算。例如，不需要導(dǎo)入和導(dǎo)出底層設(shè)計。這一功能之所以重要是出于兩方面的原因。在這種情況下，工程負(fù)責(zé)人必須指導(dǎo)底層模塊設(shè)計人員，保證 每一分區(qū)使用適當(dāng)?shù)钠骷Y源。作為底層模塊設(shè)計人員，您可以針對他們的設(shè)計，導(dǎo)出優(yōu)化后的網(wǎng)表和一組分配 ( 例如 LogicLock 區(qū)域 )。 自下而上的設(shè)計流程中，每個設(shè)計人員在各自的工程中對其設(shè)計進(jìn)行優(yōu)化后，將每一個底層工程集成到一個頂層工程中。工程負(fù)責(zé)人從整體上編譯并優(yōu)化頂層工程。在自上而下的編譯過程中，一個設(shè)計人員或者工程負(fù)責(zé)人在軟件中對整個設(shè)計進(jìn)行編譯。不管是否使用 EDA 設(shè)計輸入和綜合工具，都可以使用這些設(shè)計流程。 （ 15） ( 可選 ) 采用芯片編輯器、資源屬性編 輯器和更改管理器來管理工程改動。 （ 13） 使用匯編器建立設(shè)計編程文件，通過編程器和 Altera 編程硬件對器件進(jìn)行編程。使用 TimeQuest 時序分析器或者標(biāo)準(zhǔn)時序分析器對設(shè)計進(jìn)行時序分析。 （ 10） 使用 PowerPlay 功耗 分析器進(jìn)行功耗估算和分析。 （ 8） ( 可選 ) 通過仿真器為設(shè)計生成一個功能仿真網(wǎng)表，進(jìn)行功能仿真。 （ 6） 利用分析和綜合對設(shè)計進(jìn)行綜合。 （ 4） 利用分配編輯器、引腳規(guī)劃器、 Settings 對話框、布局編輯器以及設(shè)計分區(qū)窗口指定初始設(shè)計約束。使用模塊編輯器建立以符號表示的框圖，表征其他設(shè)計文件，也可以建立原理圖。 以下步 驟描述了使用 Quartus II 圖形用戶界面的基本設(shè)計流程： （ 1） 在 File 菜單中，單擊 New Project Wizard，建立新工程并指定目標(biāo)器件或器件系列。 此外，還可以通過選擇 Compiler Tool(Tools 菜單 )，在 Compiler Tool 窗口 中運行該模塊來分別啟動編譯模塊。也可以單獨運行每個模塊，從 Processing 菜單的 Start 子菜單中單擊您希望啟動的命令。 圖 Quartus II 圖形用戶界面的功能 Quartus II 軟件包括一個模塊化編譯器。 圖形用戶界面設(shè)計流程 您可以使用 Quartus II 軟件完成設(shè)計流程的所有階段；它是一個全面易用的獨立解決方案。本章介紹適用于每個設(shè)計流程的選項。 圖 Quartus II 設(shè)計流程 此外， Quartus II 軟件為設(shè)計流程的每個階段提供 Quartus II 圖形 用戶界面、理工大學(xué)學(xué)士論文 5 EDA 工具界面以及命令行界面。支持 MAX7000/MAX3000等乘積項器件 Quartus II 總體設(shè)計 總體設(shè)計 Altera Quartus II 設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng) (SOPC)提供全面的設(shè) 計環(huán)境。 Quartus平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA理工大學(xué)學(xué)士論文 4 供應(yīng)商的開發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 Altera 在 Quartus II 中包含 了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 理工大學(xué)學(xué)士論文 3 2 開發(fā)環(huán)境 Quartus II 平臺介紹 Quartus II 簡介 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從 設(shè)計輸入到硬件配置的完整PLD 設(shè)計流程。 首先確定運算器所要實現(xiàn)的功能，根據(jù)功能的要求確定實現(xiàn)運算器的模塊，大致分為下面幾個步驟 ，首先在 Quartus II 軟件上創(chuàng)建 Block Diagram/Schematic File 文件，實現(xiàn)功能電路，畫出運算器電路。 研究內(nèi)容與設(shè)計方案 查閱相關(guān)資料，熟悉 Quartus II 軟件，熟悉運算器的 工作原理，了解運算器的各部分功能；在 Quartus II 平臺上 設(shè)計 并實現(xiàn)半加器 、 全加器 、 乘法器以及除法器 。 課題的 現(xiàn)狀與發(fā)展 在集成電路設(shè)計領(lǐng)域中，各類微處理器已經(jīng)成為了整個芯 片系統(tǒng)的核心，人們對其性能要求越來越高，使得其每一個部件性能都在不斷提升。 本課題是將兩者的優(yōu)越性結(jié)合起來，用 VHDL 語言在 Quartus II 的開發(fā)環(huán)境下實現(xiàn)運算器 的加法器 、 半加器 、 全加器 、 乘法器和除法器 。 運用基于 VHDL 語言的技術(shù)優(yōu)越性體現(xiàn)在可以縮短設(shè)計周期，提高設(shè)計活動的效率、可靠性和正確性。從而做到了從理論到實踐，學(xué)以致用。之后對半加器 、全加器、乘法器、除法器的設(shè)計進(jìn)行了詳細(xì)描述，包括工作原理、真值表及流程圖，還把乘法器分成各個模塊，并對各個模塊進(jìn)行了詳細(xì)的介紹與設(shè)計分析。首先本文介紹了課題的背景、意義、發(fā)展現(xiàn)狀及未來走向，并對研究內(nèi)容及設(shè)計方案進(jìn)行了簡單介紹。與此同時，為了增加電子產(chǎn)品產(chǎn)出效率，降低制造成本，諸如 Quartus