【文章內(nèi)容簡介】 器，即專指采用電壓控制振蕩器作為射頻和微波頻率一次源的信號發(fā)生器。 FPGA 簡介 數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（ VLSIC）以及許多既有特定功能的專用集成電路的發(fā)展過程。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ Application Special Integrated Circuit, ASIC）芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件（ Field Programmable Logic Device, FPLD） ,其中應(yīng)用最廣泛的當(dāng)屬 CPLD 和FPGA[7]。 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱， FPGA是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時可以忽略這兩者的區(qū)別。不同廠家對可編程邏輯器件的叫法也不盡相同。 Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)， EEPROM 技術(shù)）、 FLEX 系列（查找表技術(shù)， SRAM 工藝）都叫做 CPLD；而把也是 SRAM 工藝、基于查找 表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。 沈陽理工大學(xué)學(xué)士學(xué)位論文 9 早期的可編程邏輯器件都屬于低密度 PLD（ Programmable Logic Device），結(jié)構(gòu)簡單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。 1985 年 Xilinx 公司首先推出了現(xiàn)場可編程門陣列 FPGA，這是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，其結(jié)構(gòu)和陣列型 PLD 不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。 FPGA 一般由 6 部分組成， 分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。 每個單元簡介如下： （ 1）可編程輸入 /輸出單元（ I/O 單元）。目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等； （ 2）基本可編程邏輯單元。 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 內(nèi)部寄存器可配 置為帶 同步 /異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計(jì)。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 （ 3）嵌入式塊 RAM。目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。 （ 4）豐富的布線資源。布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號 在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分： A 全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復(fù)位 /置位的布線； B 長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線； C 短線資源：用來完成基本邏輯單元間的邏輯互連與布線； D 其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 （ 5）底層嵌入功能單元。由廠商及芯片型號決定。 （ 6）內(nèi)嵌專用硬核。與“底層嵌入單元”有區(qū)別，這里指的硬核主要是那些通用性相對較弱的芯片，不是所有 FPGA 芯片都包含硬核。 沈陽理工大學(xué)學(xué)士學(xué)位論文 10 VHDL 簡介 VHDL[1]的全稱是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì) 實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣。 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。同時 , 它還具有多層次的電路設(shè)計(jì)描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。 (2) VHDL 語言具有強(qiáng)大的硬件描述能力。 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路 , 也可以描述門 級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 (3) VHDL 語言具有很強(qiáng)的移植能力。 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 沈陽理工大學(xué)學(xué)士學(xué)位論文 11 (4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān)。 采用 VHDL語言描述硬件電路時 , 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 (5) VHDL 語言程序易于共享和復(fù)用。 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。在設(shè) 計(jì)過程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級電路開始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開發(fā)周期。 Xilinx ise 與 Modelsim 簡介 Xilinx ise ISE 的全稱為 Integrated Software Environment，即 ―集成軟件環(huán)境 ‖，是 Xilinx 公司的硬件設(shè)計(jì)工具。相對容易使用的、首屈一指的 PLD 設(shè)計(jì)環(huán)境 ！ ISE 將先進(jìn)的技術(shù)與靈活性、易使用性的圖形界面結(jié)合在一起，不管您的經(jīng)驗(yàn)如何，都讓您在最短的時間，以最少的努力，達(dá)到最佳的硬件設(shè)計(jì)。 ISE 的基本開發(fā)流程以及在開發(fā)過程中的各個階段需要用到的 工具軟件 ： Xilinx公司的 ISE開發(fā)設(shè)計(jì) 軟件 的工程設(shè)計(jì)流程，具體分為五個步驟：即輸入（ Design Entry）、綜合（ Synthesis）、實(shí)現(xiàn) (Implementation)、驗(yàn)證（ Verification）、下載（ Download） 。如圖 所示為 ise 界面。 沈陽理工大學(xué)學(xué)士學(xué)位論文 12 圖 xilinx ise 界面 ModelSim Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言 仿真軟件 ，它能提供友好的仿真環(huán)境，是業(yè)界唯一的 單內(nèi)核 支持 VHDL 和 Verilog 混合仿真的 仿真器 。它采用直接優(yōu)化的 編譯技術(shù) 、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，個性化的圖形界面和 用戶接口 ，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì) 的首選 仿真軟件 。 ModelSim 特點(diǎn)： RTL 和門級優(yōu)化， 本地編譯 結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真； 單內(nèi)核 VHDL 和 Verilog 混合仿真； 源代碼 模版和助手，項(xiàng)目管理； 集成了 性能分析 、波形比較、代碼覆蓋、數(shù)據(jù)流 ChaseX、 Signal Spy、虛擬對象Virtual Object、 Memory 窗口、 Assertion 窗口、源碼窗口顯示信號值、信號條件 斷點(diǎn) 等眾多調(diào)試功能； C 和 Tcl/Tk 接口， C 調(diào)試； 對 SystemC 的直接支持，和 HDL 任意混合； 支持 SystemVerilog 的設(shè)計(jì)功能； 對系統(tǒng)級描述語言的最全面支持， SystemVerilog， SystemC， PSL； 沈陽理工大學(xué)學(xué)士學(xué)位論文 13 ASIC Sign off。 可以單獨(dú)或同時進(jìn)行行為（ behavioral）、 RTL 級、和門級（ gatelevel）的代碼。 ModelSim 的版本： ModelSim 有幾種不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高級的版本，而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設(shè)計(jì)工具中的均是其OEM 版本。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以 Xilinx公司提供的 OEM 版本 ModelSim XE 為例，對于代碼少于 40000 行的設(shè)計(jì)，ModelSim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設(shè)計(jì)， ModelSim SE要比 ModelSim XE 快近 40 倍。 ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平臺；提供全面完善以及高性能的驗(yàn)證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)； Mentor Graphics 公司提供業(yè)界最好的技術(shù)支持 與服務(wù)。 本設(shè)計(jì)采用的是 ModelSim SE。 圖 Modelsim 界面 沈陽理工大學(xué)學(xué)士學(xué)位論文 14 3 數(shù)字信號 發(fā)生器的 設(shè)計(jì) 本章在第二章所述的原理與相關(guān)知識的基礎(chǔ)上， 通過 VHDL 語言實(shí)現(xiàn) 信號類型為鋸齒波、三角波，方波，正弦波的產(chǎn)生并且頻率可控，振幅可控 。其中 ,波形數(shù)據(jù)運(yùn)用 VHDL語言編寫 。并通過 xilinx ise 與 Modelsim 軟件進(jìn)行波形的仿真，從而完成整個設(shè)計(jì)。 數(shù)字信號發(fā)生器的系統(tǒng)組成 該數(shù)字信號發(fā)生器系統(tǒng)主要由輸入部分、 FPGA 部分、振幅的控制部分 APSELC，波形選擇部分 SELC，頻率選擇 部分 FSELC 部分組成。如圖 所示。 圖 數(shù)字信號發(fā)生器系統(tǒng)組成 輸入部分包含以下功能按鍵：時鐘 、波形、調(diào)幅、調(diào)頻。 1．時鐘：標(biāo)準(zhǔn)的 50MHZ 時鐘輸入。 2．波形：為波形輸出選擇開關(guān)，可以選擇單波形的輸出。 振幅 正弦波 方波 三角波 輸出 調(diào)頻 調(diào)幅 鋸齒波 選擇波時鐘 沈陽理工大學(xué)學(xué)士學(xué)位論文 15 3．調(diào)幅：可以改變 正弦波、 三角波、鋸齒波、方波的幅度。 4．調(diào)頻：可以改變正弦波、三角波、鋸齒波、方波的頻率。 本文采用自頂向下的設(shè)計(jì)方法，從系統(tǒng)總體功能要求著手，自頂向下逐步的將設(shè)計(jì)內(nèi)容細(xì)化，直到達(dá)到有效設(shè)計(jì)的硬件層次，最終完成硬件設(shè)計(jì)的方法 具體流程如圖 所示 圖 系統(tǒng)流程圖 各模塊的 設(shè)計(jì) 過程 本文設(shè)計(jì)的基于 ISE 的直擴(kuò)信號載頻估計(jì)處理過程研究與仿真實(shí)現(xiàn)的設(shè)計(jì)有 4 個子模塊，各個子模塊在 ISE 軟件上用硬件描述與