sdram課件(編輯修改稿)
2024-08-20 14:55 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 Latency， CAS潛伏期 ）。因?yàn)?CL只在讀取時(shí)出現(xiàn)，故又稱為讀潛伏期（ RL，Read Latency）。 CL的單位與 tRCD一樣，為時(shí)鐘周期。 但是， CAS并不是在經(jīng)過(guò) CL周期后才送達(dá)存儲(chǔ)單元的。 CAS與 RAS都是瞬間到達(dá)的， 甚至 CAS的響應(yīng)時(shí)間還要快一些。 ?由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小，所以信號(hào)需要經(jīng)過(guò)放大來(lái)保證被有效識(shí)別。這個(gè)放大 /驅(qū)動(dòng)工作就由讀出放大器（ Sense Amplifier ,SAMP）負(fù)責(zé)，一個(gè)存儲(chǔ)體對(duì)應(yīng)一個(gè) SAMP通道。但它要有一個(gè)準(zhǔn)備時(shí)間才能保證信號(hào)的發(fā)送強(qiáng)度（事先還要進(jìn)行電壓的比較以進(jìn)行邏輯電平的判斷），因此從數(shù)據(jù) I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開(kāi)始，數(shù)據(jù)即已傳向 SAMP。也就是說(shuō)，此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過(guò)一定的驅(qū)動(dòng)時(shí)間最終傳向數(shù)據(jù)I/O總線進(jìn)行輸出，這段時(shí)間定義為tAC(Access Time from CLK，時(shí)鐘觸發(fā)后 的訪問(wèn)時(shí)間）。 tAC的單位是 ns。對(duì)于不同的頻率各有不同的明確規(guī)定，但必須要小于一個(gè)時(shí)鐘周期，否則會(huì)因訪問(wèn)時(shí)間過(guò)長(zhǎng)而使效率降低。 ?不過(guò)，原本邏輯狀態(tài)為 1的電容在讀取操作后，會(huì)因放電而變?yōu)檫壿?0。所以，以前的 DRAM為了在關(guān)閉當(dāng)前行時(shí)保證數(shù)據(jù)的可靠性，要對(duì)存儲(chǔ)體中原有的信息進(jìn)行重寫(xiě)，這個(gè)任務(wù)由數(shù)據(jù)經(jīng)過(guò)的刷新放大器來(lái)完成。它根據(jù)邏輯電平的狀態(tài)，將數(shù)據(jù)進(jìn)行重寫(xiě)（邏輯 0時(shí)就不重寫(xiě)），由于這個(gè)操作與數(shù)據(jù)的輸出是同步進(jìn)行互不沖突的，所以不會(huì)產(chǎn)生新的重寫(xiě)延遲。后來(lái)通過(guò)技術(shù)發(fā)展，刷新放大器被取消，其功能由 SAMP取代，因?yàn)樵谧x取時(shí)它會(huì)保持?jǐn)?shù)據(jù)的邏輯狀態(tài)，起到了一個(gè) Cache的作用，再次讀取時(shí)直接發(fā)送即可，不用再進(jìn)行新的尋址輸出，此時(shí)數(shù)據(jù)的重寫(xiě)操作可在預(yù)充電階段完成。 ? （寫(xiě)）： 數(shù)據(jù)寫(xiě)入的操作也是在 tRCD后。但是此時(shí)沒(méi)有 CL。 數(shù)據(jù)信號(hào)由控制端發(fā)
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