【文章內(nèi)容簡介】 使能 TXRDY 中斷； 畢業(yè)設計（論文） 10 完整的字符發(fā)送到接收緩沖器 (SCIRXEMU 和 SCIRXBUF)后，狀態(tài)標志位刷新。每次緩沖器被讀取時，標志位被清除。 圖 7給出了寄存器位的關系， 表 7給出了SCI 接收狀態(tài)寄存器的功能定義。 圖 7 SCI接收器狀態(tài)寄存器 (SCIRXST) 表 7 SCI接收器狀態(tài)寄存器 (SCIRXST)功能描述 在空閑線模式下， SCI 發(fā)送或者接收一幀的數(shù)據(jù)格式如圖 3所示，其中 LSB 是數(shù)據(jù)的最低位， MSB 是數(shù)據(jù)的最高位如圖 8所示。 位 名稱 功能描述 1 RXRDY 接收器準備好標志位 2 OE 超時錯誤標志位 在前一個字符被 CPU 或 DMAC 完全讀走前，當字符被發(fā)送到 SCIRXEMU和 SCIRXBUF時， SCI 就置位該位。前一個字符將會被覆蓋或丟失。 0 沒有檢測到超時錯誤； 1 檢測到超時錯誤； 3 FE 幀錯誤標志位 當檢測不到一個期望的停止位時， SCI 就置位該位。丟失停止位表明沒有能夠和起始位同步，且字符幀發(fā)生了錯誤。 0 沒有檢測到幀錯誤； 1 檢測到幀錯誤； 4 RXRDY 接收器準備好標志位 當準備好從 SCIRXBUF 寄存器中讀一個新的字符時，接收器置位接收器準備好標志位，并且如果 RX/BK INT ENA 位（ ）是 1則產(chǎn)生接收器中斷。 0 在 SCIRXBUF中沒有新的字符； 1 準備好從 SCIRXBUF中讀取字符； 5 保留 讀返回 0，寫操作沒有影響 畢業(yè)設計（論文） 11 圖 8 空閑線模式下 SCI幀的數(shù)據(jù)式 具體的定義如圖 3所示的這些數(shù)據(jù)格式的寄存器是通信控制寄存器 SCICCR，其內(nèi)容如圖 4所示。使用 SCICCR 進行數(shù)據(jù)格式編程如圖 9所示。 圖 9 SCI通信控制寄存器 SCICCR 使用 SCICCR 進行數(shù)據(jù)格式編程如表 8所示 ： 表 8 SCICCR數(shù)據(jù)編程 空閑線模式中數(shù)據(jù)格式里沒有額外的地址位，在處理 10個字節(jié)以上的數(shù)據(jù)塊時比地址位模式更為有效，被應用于典型的非多處理器 SCI 通信場合。而地址位模式由于有專門的位來進行識別地址信息，所以數(shù)據(jù)塊之間不需要空閑時間等待，所以這種模式在處理一些小的數(shù)據(jù)塊的時候更為有效。 SCI 通信波特率 TMS320F2812的每個 SCI 都具有兩個 8位的波特率寄 存器 ,SCIHBAUD 和SCILBAUD，通過編程 ,可以實現(xiàn)達 64K 不同的速率。波特率的計算公式如下所示： (1) 使用 SCICCR進行數(shù)據(jù)格式編程 =8。 //選擇數(shù)據(jù)長度，為 8 個數(shù)據(jù)位 =1。 //開啟極性功能，值為 0的時候取消極性功能 =0。 //在開啟極性功能的前提下，該位值為 0 時選擇偶極性，值為 1時選擇奇極性 =0。 //選擇停止位，該位為 0時有 1 個停止位，該位為 1 時有 2 個停止位 當然，上述這幾個語句，我們也可以合并成如下的語句： =0x13。 18 ??? SCILS PCLKBRR畢業(yè)設計（論文） 12 因此 (2) 其中 BRR=波特率選擇寄存 器中的值，從十進制轉換成十六進制后，高 8位賦值給 SCIHBAUD ，低 8 位賦值給SCILBAUD。值得注意的是，式 1 所示的波特率公式適用于 1≤ BRR≤ 65535，當BRR=0是，波特率如公式（ 3）所示： (3) BRR 的值是 16 位波特率選擇寄存器內(nèi)的值，其選擇值如表 9 所示： 表 9 波特率值選擇表 在 SCI 通信時雙方都必須以相同的數(shù)據(jù)格式和波特率進行通信，否則通信會失敗。 SCI FIFO 描述 1. 復位：在上電復位時 ， SCI工作在標準 SCI模式，禁止 FIFO功能。 FIFO 的寄存器 SCIFFTX、 SCIFFRX和 SCIFFCT都被禁止。 2. 標準 SCI：標準 F24xSCI模式， TXINT/RXINT 中斷作為 SCI的中斷源。 3. FIFO使能：通過將 SCIFFTX寄存器中的 SCIFFEN位置 1，使能 FIFO模式。在任何操作狀態(tài)下 SCIRST都可以復位 FIFO模式。 4. 寄存器有效：所有 SCI寄存器和 SCI FIFO寄存器（ SCIFFTX， SCIFFRX和理想波特率 LSPCLK時鐘頻率， BRR 實 際波特率 錯誤百分比 /% 2400 1952（ 7A0H） 2400 0 4800 976(3D0H) 4798 9600 487(1E1H) 9606 19200 243(00F3H) 19211 38400 121(0079H) 38422 8)1( ??? BRRLSPCLKSCI16LSPCLKSCI ?畢業(yè)設計（論文） 13 SCIFFCT）有效。 5. 中斷： FIFO模式有兩個中斷，一個是發(fā)送 FIFO中斷 TXINT，另一個是接收 FIFO中斷 RXINT 。 FIFO接收、接收錯誤和接收 FIFO溢出共用 RXINT中斷。標準 SCI 的 TXINT 將被禁止，該中斷將作為 SCI發(fā)送 FIFO中斷使用。 6. 緩沖： 發(fā)送和接收緩沖器增加了兩個 16級的 FIFO， 發(fā)送 FIFO寄存器是 6位長度，接收 FIFO寄存器都是 10位長度。標準 SCI的一個字的發(fā)送緩沖器作為發(fā)送 FIFO和移位寄存器間的發(fā)送緩沖器。只有移位寄存器的最后一位被移出后，一個字的發(fā)送緩 沖才從發(fā)送 FIFO裝載。在使能 FIFO后，經(jīng)過一個可選擇的延遲（ SCIFFCT）， TXSHF被直接裝載而不使用 TXBUF。 7. 延遲發(fā)送： FIFO 中的數(shù)據(jù)傳送到發(fā)送移位寄存器的速率是可編程的，可以通過 SCIFFCT 寄存器的位 FFTXDLY（ 70）設置發(fā)送數(shù)據(jù)間的延遲。 FFTXDLY（ 70）確定延遲的 SCI波特率時鐘周期數(shù)， 8位寄存器可以定義 0個波特率時鐘周期的最小延遲到 256個波特率始終周期的最大延遲。當使用 0延遲時， SCI模塊的 FIFO數(shù)據(jù)移出時數(shù)據(jù)沒有延時，一位緊接一位地從 FIFO移 出，實現(xiàn)數(shù)據(jù)的連續(xù)發(fā)送。當選擇 256個波特率時鐘延遲時， SCI模塊工作在最大延遲模式， FIFO移出的每個數(shù)據(jù)字之間有 256個波特率時鐘延遲。在慢速 SCI/UART的通信時，可編程延遲減少 CPU對 SCI通信的開銷。 ：發(fā)送和接收 FIFO都有狀態(tài)位 TXFFST或 RXFFST(位 120)，這些狀態(tài)位顯示當前 FIFO內(nèi)有用數(shù)據(jù)的個數(shù)。當發(fā)送 FIFO復位位 TXFIFO和接收復 位位 RXFIFO將 FIFO指針復位為 0時，狀態(tài)位清零。一旦這些位被設置為 1，則 FIFO從開始運行。 編程的中斷級：發(fā)送和接收 FIFO都能產(chǎn)生 CPU中斷，只要發(fā)送 FIFO狀態(tài)位 TXFFST（位 128）與中斷觸發(fā)優(yōu)先級位 TXFFIL（位 40）相匹配，就能產(chǎn)生一個中斷觸發(fā)，從而為 SCI的發(fā)送和接收提供了一個可編程的中斷觸發(fā)邏輯。接收 FIFO的默認觸發(fā)優(yōu)先級為 0x11111，發(fā)送 FIFO的默認觸發(fā)優(yōu)先級為 0x00000。0x00000 。 FIFO模式下 SCI中斷的操作和配置如圖 10所示： 畢業(yè)設計（論文） 14 圖 10 SCI FIFO 中斷標志和使能邏輯位 大多數(shù)的 SCI硬件模塊不支持自動波特率檢測 ,而在 TMS320F2812處理器上 , 增強功能的 SCI模塊硬件支持自動波特率檢測邏輯和發(fā)送 /接受 FIFO操作。自動波特率檢測邏輯主要解決中斷過程中波特率的確定問題。 16字的 FIFO可極大減少通信中斷次數(shù)以提高通信速率。通過設置 SCIHBAUD, SCILBAUD 的值可到 64K種不同的波特率 ,本系統(tǒng)的外部晶振 20MHz 經(jīng)過 PLL5 倍頻后達 100MHz, 該系統(tǒng)中的PC 與 DSP 的通信速率設置為 19 200 bps, 通過對 SCI 的進行初始化即可。計算機端利用串口調(diào)試助手實現(xiàn)接收顯示 , 將其設置成與 DSP 相同的波特 率、有無校驗位、數(shù)據(jù)位長度、停止位長度以及數(shù)據(jù)位數(shù)即可正常顯示收 / 發(fā)數(shù)據(jù)。 在兩個不同時鐘域中傳送數(shù)據(jù)時 ,異步先進先出 ( FIFO, First In FirstOut)通常被用來保證數(shù)據(jù)傳送的安全性。將某一個時鐘域中的數(shù)據(jù)安全地傳送到另一個時鐘域中 ,需要多異步時鐘設計技術。 在同步 FIFO中的應用 設計同步 FIFO時 ,首先要充分認識到它的特點 —— 所謂“同步”是指讀寫時鐘是同步的。根據(jù)這個特點 ,設計者可以使用一個計數(shù)器來記錄 FIFO的使用情況 ,并把計數(shù)器的值作為產(chǎn)生 FIFO狀態(tài)信號的判據(jù)。 當計數(shù)器的值為 0時 , EMPTY信號有效 。當計數(shù)器的值達到 FIFO的最大深度時 , FULL信號有效。 在異步 FIFO中的應用 在異步 FIFO的設計中 ,由于 FIFO兩端的時鐘不是同步的 ,上面介紹的設計方法就行不通了。異步 FIFO的空滿信號只有通過比較讀寫指針來生成。通常使用畢業(yè)設計（論文） 15 “超前”的指針工作方式 ,即讀寫指針指向的是下一個應該被讀或應該被寫的地址。當 FIFO執(zhí)行寫操作的時候 ,首先 ,將數(shù)據(jù)寫入指針指向的存儲地址 。隨后 ,寫指針增加 ,指針指向下一個寫操作時數(shù)據(jù)需要存放的地址。 為了保證異步 FIFO 設計的安全性和正確性 ,需要注意以下幾點 : (1) 在設計指針控制邏輯的時候 ,所設計出的指針控制邏輯能夠保證讀寫操作的絕對正確和安全 。能夠保證讀寫邏輯同存儲器通信時 ,能及時、高效地傳輸數(shù)據(jù) 。能夠?qū)喎€(wěn)態(tài)的出現(xiàn)有一定抑制作用。 (2) 對讀寫指針、握手信號進行比較的時候 ,必須保證信號是在同一個時鐘域中進行比較 (可以是寫時鐘域同步到讀 ,也可以是讀時鐘域同步到寫 )。也必須保證數(shù)據(jù)同步所引入的延時對 FIFO 狀態(tài)信號的正確性沒有影響。只有嚴格把握上面幾點 ,才有可能設計出符合要求的異 步 FIFO。 畢業(yè)設計（論文） 16 第三章 串口通信硬件與軟件設計 基于 TMS320F2812 的 DSP最小系統(tǒng)設計 一個典型的 DSP 最小系統(tǒng)如圖 11 所示，包括了復位電路、時鐘電路及 JTAG接口電路等等。 圖 11 DSP最小系統(tǒng) 電源及復位電路的設計 DSP 系統(tǒng)一般都采用多電源系統(tǒng) ,電源及復位電路的設計對于系統(tǒng)性能有重要影響。 TMS320F2812 是一個較低功耗芯片 ,核電壓為 , IO 電壓為 。本設計采用 TI 公司的 TPS767D318 電源芯片。該芯片屬于線性降壓型 DC/DC 變換芯片 ,可以由 5V 電源同時產(chǎn)生兩種不同的電壓 ( 、 或 ) ,其最 大 輸出電流為 1000mA ,可以同時滿足一片 DSP 芯片和少量外圍電路的供電需要 ,如圖 12 所示。該 芯片自帶電源監(jiān)控及復位管理功能 ,可以方便地實現(xiàn)電源及復位電路設計。復位電路原理圖如圖 13所示。 畢業(yè)設計（論文） 17 1122334455667788991010111112121313141415151616171718181919202021212222232324242525