【文章內(nèi)容簡介】 述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的10761993版本， （簡稱93版） ?，F(xiàn)在，VHDL和Verilog 作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。除了作為電子系統(tǒng)設(shè)計的主四川理工學(xué)院本科畢業(yè)設(shè)計（論文）11選硬件描述語言外，VHDL在EDA領(lǐng)域的仿真測試、程序模塊的移植、ASIC設(shè)計源程序的交付、IP核（Intelligence Property core）的應(yīng)用方面擔(dān)任著不可或缺的角色，因此不可避免地將成為了必要的設(shè)計開發(fā)工具。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分） ，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。 VHDL 的主要優(yōu)點（1）覆蓋面廣，有強大的系統(tǒng)硬件描述能力（2）可讀性好、易于修改（3）獨立于器件的設(shè)計，與工藝無關(guān)（4）易于移植和設(shè)計資源共享 現(xiàn)場可編程邏輯（FPGA）器件 引言 FPGA（現(xiàn)場可編程門陣列）與CPLD （復(fù)雜可編程邏輯器件）都是可編程邏輯器件 [11]，它們是在 PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。但FPGA/CPLD的規(guī)模較大，非常適合于對時序、組合等邏輯電路應(yīng)用場合，它可以替代幾十甚至上百塊通用IC芯片。應(yīng)用FPGA/CPLD可以做成一個系統(tǒng)級芯片，它具有可編程性和實現(xiàn)方案容易修改的特點?，F(xiàn)在，CPLD/FPGA等可編程器件已應(yīng)用在不同的高科技領(lǐng)域，如數(shù)字電路設(shè)計、微處理系統(tǒng)、DSP 、通信及ASIC設(shè)計等。由于芯片內(nèi)部硬件連接關(guān)系彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計12的描述的存放，是以EEPROM、SRAM 或FLASH或外接EPROM為基礎(chǔ)的，設(shè)計用戶可在可編程門陣列芯片及外圍電路保持不動的情況下，通過計算機重新下載或配置設(shè)計軟件，就能實現(xiàn)一種新的芯片功能。于是FPGA/CPLD可編程器件，正得到越來越多的電子設(shè)計者的青睞。 FPGA 的組成及其應(yīng)用特點FPGA 的組成：現(xiàn)場可編程門陣列（FPGA ）是在 PAL 和 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的、可由用戶自行定義配置的高密度專用集成電路，結(jié)構(gòu)上主要由三部分組成：可編程邏輯塊（CLBConfigurable Logic Block） 、輸入\輸出單元（IOBI\O Block ）和可編程連線（ IRInterconnect Resoutce） 。 由于 FPGA 的集成規(guī)模非常大，因此可借助 HDL 硬件描述語言開發(fā)出系統(tǒng)級芯片和產(chǎn)品。又由于開發(fā)工具的通用性、設(shè)計語言的標準化以及設(shè)計過程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號和規(guī)模的 FPGA 中，從而使得產(chǎn)品設(shè)計效率大幅度提高。FPGA 顯著的優(yōu)勢是開發(fā)周期短，投資風(fēng)險小、產(chǎn)品上市速度快，市場適應(yīng)能力強和硬件升級回旋余地大。一旦市場對所設(shè)計的產(chǎn)品需求量大，則可進行流片設(shè)計，形成價格更低廉的 AISC 產(chǎn)品。FPGA 芯片都是比較特殊的 ASIC 芯片，除了具有 SAIC 的特點之外，還具有以下幾個優(yōu)點：（1）集成度越來越高（2）嵌入式存貯技術(shù)（3）時鐘鎖定和倍頻技術(shù)（4）系統(tǒng)保密性能增強（5）開發(fā)周期短 Altera 的 FLEX10 K 器件Altera公司作為目前四川理工學(xué)院本科畢業(yè)設(shè)計（論文）13世界上最大的可編程邏輯器件供應(yīng)商之一，其產(chǎn)品主要有FLEX10K, FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000以及Classic等七大系列，而FLEX10K系列是ALTERA 1995年推出的一個新的產(chǎn)品系列，因其規(guī)模大且價格便宜，倍受人們關(guān)注，Altera的FLEX10K器件是工業(yè)界第一個嵌入式可編程器件，基于可重構(gòu)的CMOS SRAM單元，這種靈活邏輯單元陣 (Flexible Logic Element Matrix)具有一般門陣列的所有優(yōu)點。FLEX1OK系列器件規(guī)模從1萬門到25萬門，它無論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個芯片上，采用快速可預(yù)測連線延時的連續(xù)式布線結(jié)構(gòu)，在某種意義上說，是一種將EPLD和FPGA優(yōu)點結(jié)合于一體的新型器件。FLEX10K系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出單元IOE、邏輯陣列塊 (LAB)、嵌入陣列塊EAB及行、快速通道(FastTrack)互連。圖 41 FLEX10 K 內(nèi)部圖FLEXl0K系列器件特點：彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計14嵌入陣列EAB，是一個在輸入和輸出端口都帶有寄存器的一種靈活的RAM塊，可以完成許多宏函數(shù)如存儲器、查找表等。全局時鐘使用，可以最大限度減少時鐘到各觸發(fā)器的延遲，盡量使整個系統(tǒng)同步產(chǎn)生?；贘TAG的邊界掃描測試，(B系列)，(A,V 系列) 電源。低功耗，系統(tǒng)不工作時電流小于1mA。靈活多變的行列連線資源。功能豐富的I/O引腳。多種封裝形式。基于SRAM重構(gòu)。強大的集成開發(fā)環(huán)境和多形式的用戶接口。 EDA 工具 MAXPLUSⅡMAX+PLUSII是Altera 提供的FPGA/CPLD 開發(fā)集成環(huán)境， 它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。在 MAX+PLUS II軟件提供的設(shè)計環(huán)境中可以完成設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和器件編程四個設(shè)計階段。在設(shè)計輸入階段，用戶可以采用圖形輸入、文本輸入和波形輸入三種方式輸入設(shè)計文件，但波形輸入方式只能在工程設(shè)計的底層使用。在設(shè)計編譯階段，MAX+PLUS II 編譯器依據(jù)設(shè)計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。在設(shè)計仿真階段，MAX+PLUS II仿真器和時延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件自動完成邏輯功能仿真和時延特性仿真。并且可以在設(shè)計文件中加載不同的激勵，觀察中間結(jié)果以及輸出波形。必要時，可以返回設(shè)計輸入階段，修改設(shè)計輸入，達到設(shè)計要求。在器件編程階段，MAX+PLUS II 編程器將編譯器生成的編程文件下載到Altera器件實現(xiàn)對器件編程。此后，可以將實際信號送入該器件進行時序驗證。因為CPLD／ FPGA芯片能四川理工學(xué)院本科畢業(yè)設(shè)計（論文）15夠可重復(fù)編程，所以如果動態(tài)時序驗證的結(jié)果不能滿足用戶的需要時，用戶可以返回到設(shè)計階段重新設(shè)計，然后重復(fù)上面的步驟，最終達到設(shè)計要求。圖42中所示的是標準的EDA開發(fā)流程。圖42 MAX+PLUSII設(shè)計流程彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計16第 5 章 基于 FPGA 的 DDS 信號源設(shè)計 總體設(shè)計框圖圖51 信號發(fā)生器結(jié)構(gòu)框圖圖51為本次設(shè)計總體結(jié)構(gòu)框圖，其中相位累加器和波形存儲器構(gòu)成信號發(fā)生器核 心部分。該部分又與頻率字控制模塊共同構(gòu)成信號發(fā)生器主模塊。而顯示模塊，D/A轉(zhuǎn)換器和濾波電路則作為信號發(fā)生器外圍硬件設(shè)計。下面就分主模塊軟件設(shè)計和外圍硬件設(shè)計兩大部分來說明信號發(fā)生器的設(shè)計。 主模塊軟件設(shè)計 相位累加器的設(shè)計圖52 相位累加器 圖52為相位累加器內(nèi)部結(jié)構(gòu)圖，它有一個N位的全加器和一個寄存器構(gòu)成。當系統(tǒng)時鐘上升沿到來的時候，上一個時鐘周期的相位值與頻率字的相加值被送入累加寄存器，并輸出四川理工學(xué)院本科畢業(yè)設(shè)計（論文）17HzMHzfNclk ???高W位至波形存儲器的地址線，同時相位值又被送回全加器進行相位累加。相位累加器流程圖如圖53所示 開 始 時鐘上升沿到？ NO YES 相位累加 累加值寄存 高W位輸出 結(jié) 束 圖53 相位累加器流程圖 設(shè)計要求輸出頻率范圍為1KHZ—10MHZ，頻率步進為100HZ。根據(jù)第二章介紹最高輸出一般是系統(tǒng)時鐘的40%。經(jīng)過計算，設(shè)計選用系統(tǒng)時鐘為30MHZ時能實現(xiàn)設(shè)計要求。 HzHzf 102%403????確定相位累加字長時，考慮到頻率分辨率要等于或小于頻率步進值，而且累加器字長一般為8的整數(shù)倍。加器字長為N=24。由上分析設(shè)計的相位累加器模塊如圖54所示。圖54 相位累加器模塊彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計18K[23..0]為輸入的頻率字，EN為高電平使能，RESET 是高電平清零，CLK為系統(tǒng)時鐘輸入，DOUT[7..0]是相位累加器高8位輸出，該輸出將作為波形存儲器地址線對波形ROM進行尋址。其程序見附錄B，圖55為該模塊的時序仿真圖。圖55 相位累加器進行累加、清零的時序仿真圖 波形 ROM 的設(shè)計 這個模塊是一個相對簡單的模塊。首先要確定波形ROM的地址線位數(shù)和數(shù)據(jù)的字長，根據(jù)噪聲功率的角度看波形ROM的地址線位數(shù)應(yīng)該等于或略大于字長。由于設(shè)計選擇的DAC位數(shù)為8，這樣ROM的字長很明顯該和DAC的字長相一致。而地址線的位數(shù)同樣確定為8位。波形存儲器利用相位累加器輸出的高8位作為地址線來對其進行尋址，最后輸出該相位對應(yīng)的二進制正弦幅值。正弦數(shù)據(jù)的產(chǎn)生可采用如下辦法：在MATLAB中編輯程序： clear tic。t=2*pi/256t=[0:t:2*pi]。y=128*sin(t)+128。round(y)。四川理工學(xué)院本科畢業(yè)設(shè)計（論文）19t =ans將得出的結(jié)果轉(zhuǎn)化為8位的二進制數(shù)據(jù)，起幅值對應(yīng)在0000000011111111區(qū)間內(nèi)。最后利用得到的二進制數(shù)據(jù)用VHDL編寫程序?qū)崿F(xiàn)正弦ROM的設(shè)計。圖56 為正弦波形ROM模塊，該模塊時序仿真如圖57所示。圖56 正弦波形ROM圖57 波形ROM時序仿真圖 頻率控制模塊的設(shè)計 設(shè)計要求頻率步進為100HZ，但由于頻率范圍很寬，要求改變頻率時如果跨度較大則需要很長的時間通過頻率步進端來改變輸出頻率。因此在實際頻率控制模塊中，增加了4個附加的頻率步進按鈕。分別為最小步進（100HZ）的10倍、100倍、1000倍和10000倍即1KHZ、10KHZ、100KHZ和1MHZ 。這樣從大到小地利用頻率步進值便可很快地調(diào)到所需要的頻點。 實現(xiàn)這個設(shè)計的方法也很簡單，由第二章公式 可以看出，Ncfkf2/0??當 確定后 與K成正比關(guān)系。計算出輸出頻率 時K 的值，則Ncf2/0f HZ1這個K的值就是頻率字步進100HZ時頻率字K的增量，記為 。要成倍地增加?彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計20步進頻率，則只需以相同的倍數(shù)增加 的值。將 ，K?HZf10?，N=24 帶入 得到100HZ步進時 值為56。則實現(xiàn)MHZfC30?Ncfkf2/0??K?1KHZ、 10KHZ、100KHZ和1MHZ的步進K的增量分別為10 、100 、1000和10000 。由于設(shè)計要求頻率輸出范圍為1KHZ10MHZ，則K值的最小K?值為560，最大值為5600000。設(shè)系統(tǒng)其始和復(fù)位時K 的初值為560，即初始化頻率為1KHZ 。然后再根據(jù)所要輸出的頻率調(diào)整相應(yīng)的步進量。圖58為VHDL設(shè)計的頻率控制模塊圖58 頻率控制模塊模塊各引腳說明如下： RESET為頻率字復(fù)位端，高電平有效。CLK接入的是系統(tǒng)時鐘，目的是驅(qū)動模塊內(nèi)部延時計數(shù)器，該計數(shù)器的作用是：當進行頻率操作時，頻率的增、減確認信號必須在按鍵狀態(tài)穩(wěn)定后才能進行，所以加入一定的延時。同時還可以達到按鍵去抖動的效果。STEP1[4..0]：頻率步進“增”操作端，各端口分別為STEP1（4）步進100HZ，STEP1（3）步進1KHZ， STEP1（2）步進10KHZ，STEP1（1）步進100KHZ ，STEP1（0）步進1MHZ。STEP2[4..0]：頻率步進“減”操作端，各端口對應(yīng)操作值同上。 KOUT為輸出頻率字，送至DDS主模四川理工學(xué)院本科畢業(yè)設(shè)計（論文）21圖59為頻率控制模塊流程圖。