【文章內(nèi)容簡介】 出最低頻率( 也即頻率分辨率) 為 fc/2N。因此，只要 N 足夠大，DDS 可以得到很細的頻江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）8率間隔。要改變 DDS 的輸出頻率，只要改變頻率控制字 K 即可。DDS 的最大輸出頻率由 Nyquist 采樣定理決定，即 fc/2，也就是說 K 的最大值為 2N1。DDS 可以很容易實現(xiàn)正弦信號和余弦信號正交兩路輸出，這只需要用相位累加器的輸出同時驅(qū)動固化有正弦信號波形 ROM 和正弦信號波形 ROM，并各自經(jīng) D/A 轉(zhuǎn)換器和低通濾波器輸出即可。事實上，在 DDS 的實際應(yīng)用系統(tǒng)中，相位累加器的所有輸出位并沒有全部送到查找表，一般只取高位，這樣既減少查找表的規(guī)模，又不影響系統(tǒng)的頻率分辨率。這個相位輸出給最后的輸出只帶來小到可以接受的相位噪聲，相位噪聲基本上來源于參考時鐘。在 DDS 系統(tǒng)中最重要的是對帶寬和頻率純度之間的折中。如果時鐘頻率降低，則 Nyquist 頻率下降，帶寬減小，同時 D/A 變換器的分辨率提高，這樣就可以得到更高的頻譜純度。所以，對 DDS 輸出頻率分頻就可以減小帶寬并且提高頻譜純度。模擬信號頻譜純度注意取決于 D/A 變換器的性能。 DDS 頻譜雜散分析理想的 DDS 處理過程滿足下列三個條件：1) 相位累加器輸出的位數(shù)沒有被截位，即用全部的累加器輸出來尋址波形存儲表。2) 波形的幅度值量化位數(shù)無窮大。3) DAC 的分辨率無窮大，不存在轉(zhuǎn)換誤差，完全理想。但是在實際的實現(xiàn)中以上三個條件是不可能滿足的，因此肯定存在噪聲，在 DDS 處理過程中噪聲的來源主要有下列幾種：相位截位噪聲、波形幅度量化噪聲、DAC 非線性特性噪聲等，下面將分別對這幾種噪聲源所引起的誤差作簡單的分析。 相位截斷噪聲從上一節(jié)的分析中我們可知，在 DDS 技術(shù)中為了得到較高的頻率分辨率，相位累加位數(shù)一般都比較多，但是僅用它的高 N 位進行 RAM 尋址，而低位被截掉，這樣就導致了相位截位噪聲的產(chǎn)生。以正弦波為例我們來說明相位截位所引起的誤差：設(shè)相位累加器的位數(shù)為 N，而尋址 RAM 的地址線為相位累加器輸出的高 M 位，則低位 A = NM 位被舍棄。式(2—14)為實際得到的數(shù)字碼，其中 K 為相位控制碼： (2—14))2][2sin()AKS???也可以寫作： )i()NE?? (2—15)江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）9由公式(2 —14)和(2—15)可得到： (2—16)AAnKnKnE2mod)(2][)( ?????上面公式中 為理想的數(shù)字碼，E(n)稱為相位截位誤差，2si?由此可見相位截位的位數(shù)越多，則截位誤差越大。截位誤差最終將會引起雜散頻譜。通過提高時鐘頻率或采用插值的方法增加每個周期中的點數(shù)(過采樣)，可以減少這些雜波分量。 波形量化噪聲幅度量化誤差，就是 ROM 存儲能力有限引起的舍位誤差，幅度量化誤差在 DDS 輸出譜上表現(xiàn)為背景噪聲，其幅度遠小于由相位截斷和 DAC 非線性引起的雜散信號幅度，所以對 ROM 舍位的頻譜分析又稱為 DDS 的背景雜散分析。在討論相位截位所引起的雜散誤差時，我們假設(shè) ROM 中所存儲的數(shù)字是精確的模擬數(shù)值，即 ROM 的位數(shù)是無窮大，而實際上在 ROM 中所存儲的數(shù)據(jù)是模擬信號被量化的結(jié)果。量化的位數(shù)是一個定值，此時的量化誤差最終也會引起信號的雜散頻譜。量化誤差所引起的量化失真，我們用輸出信號與量化噪聲功率之比 SQR 來衡量。當 DAC 滿幅度輸出時，有： (2—18)B (d) ??其中 B 是幅度量化的位數(shù)，B 一定，噪聲的功率就一定。注意 SQR 只給出信號功率與噪聲功率之比，并未描述雜散的分布及最大的噪聲電平。增加 D/A 的位數(shù)，可以減少波形的幅值離散噪聲。如果 DAC 不是滿幅度輸出，而是以滿幅的 l /FSmax 輸出，由于噪聲能量恒定，所以會引起 SQR 下降：(2—19)) (dBg(??另外，量化誤差的能量一定時，提高取樣頻率也就是過度采樣，如由 Fs 上升到 Fsos 會使噪聲能量在更寬的頻率范圍內(nèi)分布，從而改善信號頻帶內(nèi)的信噪比(SQR) ，即滿足：(2—20)) (d()g(S ??? DAC 非線性特性噪聲DAC 的性能誤差也會引起 DDS 頻譜雜散。DAC 性能誤差包含著多方面的內(nèi)容，主要有非線性誤差、內(nèi)部電路噪聲、轉(zhuǎn)換速率等非理想特性引起的誤差，它們在入頻率處，這些雜波分量的幅度較小，可認為服從正態(tài)分布，在能量上江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）10相疊加。目前還不能精確地計算 DAC 非線性特性所造成的誤差。DAC 的非線性實際上已成為 DDS 雜散的主要來源，特別是隨著時鐘頻率的提高，這個問題己變得越來越明顯。改善 DAC 雜散抑制己成為 DDS 領(lǐng)域關(guān)注的焦點，但由于難以從數(shù)學上給出 DAC 的理論模型，所以很多研究都是停留在經(jīng)驗上。有人提出了平衡 DAC結(jié)構(gòu)，很容易獲得 10dB 的雜散改善，還有人提出混合封裝結(jié)構(gòu)來解決這個問題，這些工作都為研究 DAC 開辟了新的途徑。 其他雜散分量，包括時鐘泄漏，時鐘相位噪聲的影響等系統(tǒng)時鐘，特別是 DDS 的參考時鐘不可避免地在芯片內(nèi)部逐級藕合，從而出現(xiàn)在 DDS 的輸出譜中。不過，時鐘泄漏(clock feed through)信號很容易被DDS 后的 LPF 濾除，所以設(shè)計時一般不做重點考慮。 DDS 優(yōu)點及缺點 DDS 的優(yōu)點（1）輸出頻率相對帶寬教寬輸出頻率帶寬為 50% （理論值） 。但考慮到低通濾波器的特性和設(shè)計難度以sf及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到 40% 。sf（2）頻率轉(zhuǎn)換時間短DDS 是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時間很短。事實上，在 DDS 的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后安裝新的相位增量累加，才能實習頻率的轉(zhuǎn)換。因此，頻率時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。DDS 的頻率轉(zhuǎn)換時間可達納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。（3）頻率分辨率極高若時鐘 的頻率不變， DDS 的頻率分辨率就是由相位累加器的位數(shù) N 決定。sf只要增加相位累加器的位數(shù) N 即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS 的分辨率在 1MHz 甚至更小。（4）相位變化連續(xù)改變 DDS 輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了沖突，因而保持了信號相位的持續(xù)性。（5）輸出波形的靈活性只要在 DDS 內(nèi)部加上相位控制如調(diào)頻控制 FM、調(diào)相控制 PM 和調(diào)幅控制江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）11AM，即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生 FSK、PSK、ASK和 MSK 等信號。另外，只要在 DDS 的波形存儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和舉行波甚至是任意的波形。當 DDS 的波形存儲器分別存放在正弦和余弦函數(shù)表時，即可得到正交的兩路輸出。（6）其他優(yōu)點：由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高、且易于程控，使用相當靈活，因此性價比較高。 DDS 的缺點1) 輸出頻帶范圍有限，由于 DDS 內(nèi)部 DAC 和波形存儲器 (ROM)的上作速度限制，使得 DDS 輸出的最高頻有限。目前市場上采用CMOS，TTL ，ECL 工藝制作的 DDS 芯片，工作頻率一般在幾十 MHz 至400MHz 左右。采用 GaAs 工藝的 DDS 芯片工作頻率可達 2GHz 左右。2) 輸出雜散大，由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有：相位累加器相位舍位誤差造成的雜散；幅度量化誤差(由存儲器有限字長引起) 造成的雜散和 DAC 非理想特性造成的雜散。 任意波形發(fā)生 AWG 原理運用 MCU 控制技術(shù)，采取數(shù)字方式產(chǎn)生信號的任意波形發(fā)生器(arbitrary waveform generator，AWG) ，工作過程可簡述為：在控制器上通過輸入信號波形數(shù)據(jù)點或調(diào)用描述信號波形的表達式產(chǎn)生波形數(shù)據(jù)，存入波形數(shù)據(jù)存儲器，在控制器控制下，將波形數(shù)據(jù)傳送給 D/A 轉(zhuǎn)換器，產(chǎn)生具有一定幅值和頻率的模擬信號。AWG 有 3 種主要的構(gòu)成方式：程序控制輸出、DMA 輸出和直接數(shù)字頻率合成。 AWG 構(gòu)成方式分析 程序控制輸出控制器根據(jù)波形的函數(shù)表達式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給 D/A 轉(zhuǎn)換器，合成出所需要的波形。這種方式具有電路簡單、實現(xiàn)方便等特點。但存在以下問題：數(shù)據(jù)輸出定時不準確，會影響信號的頻率和相位；波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差；受計算機運行速度的限制，輸出信號的頻率較低。 DMA 輸出(direct memory access)DMA 方式（直接內(nèi)存存?。┹敵霾灰蕾囉诔绦虻膱?zhí)行，由 DMA 控制器申江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）12請總線控制權(quán)，通過地址總線給出存儲器的地址信號，同時選通存儲器和 D/A轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應(yīng)單元中的波形數(shù)據(jù)傳送給 D/A 轉(zhuǎn)換器轉(zhuǎn)換后輸出信號。DMA 方式輸出信號，可以大大提高信號的數(shù)據(jù)輸出速率。但也存在一些問題，如：波形輸出期間，控制器因為失去了總線控制權(quán)，無法進行其他操作；在一個 DMA 操作中，只能在一個 D/A 轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出。 DDS 直接數(shù)字頻率合成DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復始地將波形數(shù)據(jù)依次發(fā)送給 D/A 轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。由于用硬件電路取代了控制器的控制，AWG 的信號輸出穩(wěn)定度高。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據(jù)即可。更主要的是，可以將控制器從信號輸出的負擔中解脫出來，下面就該方式做一個概述。 基于 DDS 的 AWG 的結(jié)構(gòu)及原理DDS 方式 AWG 的工作流程如 圖 。可變頻率源地址發(fā)生器波形存儲器D A C 轉(zhuǎn)換頻率源L P F功率放大頻率控制幅值控制信號輸出圖 DDS 方式 AWG 的工作流程圖應(yīng)用 DDS 技術(shù)的 AWG 由波形數(shù)據(jù)存儲器、地址發(fā)生器、數(shù)模轉(zhuǎn)換器、數(shù)據(jù)地址控制信號切換、AWG 控制邏輯、信號處理電路和人機交換等幾部分構(gòu)成，如 Error! Reference source not 。主處理器人機交換頻率發(fā)生器地址發(fā)生器 地址切換數(shù)據(jù)切換驅(qū)動控制邏輯波形數(shù)據(jù)轉(zhuǎn)換幅值控制存儲器信號處理地址總線數(shù)據(jù)線地址線數(shù)據(jù)總線控制總線數(shù)據(jù)輸入信號輸出圖 DDS 方式 AWG 的結(jié)構(gòu)圖江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）13信號的波形取決于存放在存儲器中的波形數(shù)據(jù)。改變波形數(shù)據(jù)，輸出波形也隨之改變。為了不依 ROM 實現(xiàn)從相位累加器輸出的相位值到正弦幅度賴于微處理器而將存儲器中的數(shù)據(jù)輸出，需要一個獨立地址發(fā)生器提供存儲器所需要的地址信號。地址發(fā)生器的地址更新速度決定了信號的輸出速率。地址發(fā)生器實際上是一個計數(shù)器，計數(shù)值的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產(chǎn)生。通過改變頻率發(fā)生器的頻率設(shè)置值，實現(xiàn)調(diào)整地址發(fā)生器的地址變化速率。作為地址發(fā)生器的計數(shù)器應(yīng)能夠預(yù)置初始值。在輸出信號前，先將信號的初始相位所對應(yīng)的初始值寫入地址發(fā)生器。改變地址發(fā)生器的計數(shù)初始值，可以控制信號的輸出初始相位。AWG 有 2 種狀態(tài)，波形數(shù)據(jù)存儲器數(shù)據(jù)更新與 DDS 信號輸出狀態(tài)，波形數(shù)據(jù)存儲器數(shù)據(jù)更新是由控制器對波形存儲器進行寫操作，而 DDS 信號輸出狀態(tài)是由地址發(fā)生器尋址向 DAC 讀出數(shù)據(jù)，所以要求在不同狀態(tài)之間進行地址、數(shù)據(jù)、控制總線切換。通過軟件實現(xiàn) AWG 控制邏輯。從存儲器中讀取的數(shù)據(jù)經(jīng) DAC 出來模擬信號，信號處理電路是對 DA 后的信號進行濾波及功率放大處理，使其符合參數(shù)要求，良好的人機交換是儀器的重要部分。 本章小結(jié)本章首先詳細描述了直接數(shù)字頻率合成器((DDS)的工作原理和各主要組成部分的功能與基本結(jié)構(gòu)，接著分析了 DDS 的頻譜雜散，總結(jié)了 DDS 技術(shù)不同于其它頻率合成技術(shù)的優(yōu)缺點，最后描述了基于 DDS 技術(shù)的任意波形發(fā)生器的結(jié)構(gòu)及工作原理。江西理工大學 2022 屆本科生畢業(yè)設(shè)計（論文）14第三章 智能函數(shù)信號源設(shè)計上一章介紹了直接數(shù)字頻率合成 DDS 與運用 DDS 技術(shù)構(gòu)成了高分辨率的AWG 的基本原理。本章詳細論述運用 DDS 技術(shù)構(gòu)成了高分辨率的智能函數(shù)信號源的各具體組成電路的設(shè)計方法。此智能函數(shù)信號源可以產(chǎn)生正弦波、方波、三角波和鋸齒波，能靈活控制信號的頻率、幅值和相位，并且在很寬的頻率范圍內(nèi)快速切換頻率。采用 D/A 轉(zhuǎn)換器進行幅值控制，以獲得全量程范圍內(nèi)信號具有高分辨率輸出；運用 DDS 核心作為頻率信號源，以獲得可以連續(xù)精確調(diào)整的高精度信號基準頻率。設(shè)計的信號源具體性能指標是：? 單頻正弦信號、周期方波信號輸出頻率范圍：0—1MHz? 頻率分辨